JP2005079283A - Thin film semiconductor device and its manufacturing method, electro-optical device, and electronic apparatus - Google Patents

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敏 竹中
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a thin-film semiconductor device that is capable of reducing an off-leak current, increasing an on-state current, and improving a breakdown voltage, a dynamic characteristic of current to voltage or the like, and reliability as a device, by reducing an electric field strength adjacent to a source/drain end of a channel area; and to provide its manufacturing method, an electro-optical device, and an electronic apparatus. <P>SOLUTION: A double gate TFT with an LDD structure is provided with a lower gate electrode 33, a lower gate insulating film 34, a semiconductor thin film 35, an upper gate insulating film 36 of first and second insulating layers 36a and 36b, an upper gate electrode 37, and an interlayer insulating film 38. The semiconductor thin film 35 is provided with a channel area 35a, a low-concentration source area 35b, a low-concentration drain area 35c, a high-concentration source area 35d, and a high-concentration drain area 35e; and an opening 39 is formed in a part corresponding to the central part of the channel area 35a of the first insulating layer 36a. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、薄膜半導体装置及びその製造方法、電気光学装置、並びに電子機器に係り、特に、LDD(Lightly Doped Drain)構造の薄膜半導体装置のオン電流やオフリーク電流を制御することが可能な技術に関するものである。 The present invention relates to a thin film semiconductor device and a manufacturing method thereof, an electro-optical device, and relates to an electronic device, particularly to technology capable of controlling the on-current and off-leak current of the thin film semiconductor device having an LDD (Lightly Doped Drain) structure it is intended.

液晶装置、エレクトロルミネッセンス(EL)装置、プラズマディスプレイ等の電気光学装置として、マトリクス状に配置された多数のドットを、ドット毎に駆動するために、各ドットに薄膜半導体装置であるTFTを設けたアクティブマトリクス型の電気光学装置が知られている。 A liquid crystal device, an electroluminescence (EL) device, as the electro-optical device such as a plasma display, a number of dots arranged in a matrix, in order to drive each dot, the TFT is a thin film semiconductor device provided in each dot the active matrix type electro-optical device is known.
また、かかる用途に用いられるTFTとして、透明基板上に、下絶縁膜、チャネル領域、ソース領域及びドレイン領域を有する半導体薄膜、上絶縁膜が順次積層され、前記チャネル領域に、下絶縁膜を介して下ゲート電極が対向配置されるとともに、上絶縁膜を介して上ゲート電極が対向配置された構造のダブルゲートTFTが知られている(例えば、特許文献1〜3参照)。 Further, as a TFT for use in such applications, on a transparent substrate, a semiconductor thin film, the upper insulating film are sequentially stacked with the lower insulating film, the channel region, a source region and a drain region, the channel region, through the lower insulating film the lower gate electrode while being opposed, upper gate electrode through the upper insulating film has been known a double gate TFT of oppositely disposed structural Te (e.g., see Patent documents 1 to 3).

このダブルゲートTFTでは、透明基板上に、パターニングされた下ゲート電極、下絶縁膜、チャネル領域及びソース・ドレイン領域を有する半導体薄膜、上絶縁膜を順次積層し、この上絶縁膜上にレジスト膜を形成し、このレジスト膜を下絶縁膜をマスクとして透明基板の裏面側から露光することによりパターニングし、その後、レジスト膜の露光・除去された部分に上ゲート電極を形成する方法が採られている。 In the double gate TFT, on a transparent substrate, patterned under the gate electrode, the lower insulating film, a semiconductor thin film having a channel region and source and drain regions, sequentially laminated on the insulating film, the resist film on the upper insulating film is formed and the resist film is patterned by exposing the lower insulating film from the back side of the transparent substrate as a mask, thereafter, to a method of forming a top gate electrode is taken in the exposure-removed portion of the resist film there.
このダブルゲートTFTでは、下ゲート電極と上ゲート電極とを同じ大きさとすることにより、ゲートとソース・ドレインとの間の寄生容量を低減している。 In the double gate TFT, by the same magnitude and a lower gate electrode and the upper gate electrode, thereby reducing the parasitic capacitance between the gate and the source and drain.

一方、かかる用途に用いられる他のTFTとして、透明基板上に、下絶縁膜、チャネル領域、ソース領域及びドレイン領域を有する半導体薄膜、上絶縁膜が順次積層され、前記チャネル領域に、上絶縁膜を介してゲート電極が対向配置され、さらに、ソース領域及びドレイン領域に、各々、不純物濃度が相対的に高い高濃度領域と相対的に低い低濃度領域(LDD領域)とが形成されたLDD構造のTFTが知られている(例えば、特許文献4参照)。 On the other hand, as another TFT used in such applications, on a transparent substrate, the lower insulating film, the channel region, a semiconductor thin film having a source region and a drain region, the upper insulating film are sequentially laminated, on the channel region, above the insulating film a gate electrode disposed opposite via a further source and drain regions, respectively, LDD structure impurity concentration is relatively high high-concentration region and the relatively low low-concentration region (LDD region) is formed It is known of TFT (for example, see Patent Document 4).

このLDD構造のTFTでは、透明基板上に、下絶縁膜、パターニングされた半導体薄膜、上絶縁膜を順次積層し、この上絶縁膜上かつ前記半導体薄膜のチャネル領域に対応する部分にゲート電極を形成し、このゲート電極をマスクとして前記半導体薄膜に低濃度の不純物イオンを注入することにより低濃度のソース領域及びドレイン領域、及び不純物イオンが注入されないチャネル領域を形成し、その後、このゲート電極上に該ゲート電極より幅広の絶縁膜を形成し、この絶縁膜をマスクとして前記低濃度のソース領域及びドレイン領域に高濃度の不純物イオンを注入することにより高濃度のソース領域及びドレイン領域を形成し、その後全面に層間絶縁膜を成膜する方法が採られている。 In the TFT of the LDD structure, on a transparent substrate, the lower insulating film, the patterned semiconductor thin film, it is sequentially laminated on the insulating film, a gate electrode in a portion corresponding to a channel region of the upper insulating film and the semiconductor thin film formed, to form a channel region lightly doped source and drain regions, and the impurity ions are not implanted by implanting impurity ions of low concentration in said semiconductor film using the gate electrode as a mask, after which the gate electrode the gate electrode than to form a wide insulating film, forming a heavily doped source region and a drain region of the by implanting high-concentration impurity ions of the source region and the drain region of the low concentration of this insulating film as a mask a method for subsequently deposited on the entire surface in the interlayer insulating film is adopted.
このLDD構造のTFTでは、チャネル領域の一方の側に低濃度ソース領域及び高濃度ソース領域を、他方の側に低濃度ドレイン領域及び高濃度ドレイン領域を、それぞれ形成しているので、耐圧性、電流−電圧特性等の動特性に優れたものとなっている。 In the TFT of the LDD structure, one lightly doped source region and a heavily doped source region on the side of the channel region, a lightly doped drain region and a heavily doped drain region on the other side, since the formed respectively, pressure resistance, current - has become excellent in dynamic characteristics such as voltage characteristic.
特開昭58−115850号公報 JP-A-58-115850 JP 特開昭63−246874号公報 JP-A-63-246874 JP 特開平08−241997号公報 JP 08-241997 discloses 特開平06−250212号公報 JP 06-250212 discloses

ところで、上述したダブルゲートTFTでは、上絶縁膜の厚みが均一であることから、チャネル領域では、周縁部であるソース領域及びドレイン領域に近い領域、すなわちソース・ドレイン端近傍の電界強度に起因するオフリーク電流が大きいという問題点があった。 Incidentally, in the double gate TFT described above, since the upper is uniform the thickness of the insulating film, the channel region is due to the electric field intensity of the source region and the region close to the drain region, i.e. the source-drain terminal near a periphery the off-leakage current is a problem that large.
このように、オフリーク電流が大きい場合、消費電力が大きくなり、電圧に対する耐性が低下し、信頼性が低下する虞がある。 Thus, if the off-leak current is large, power consumption is increased, decreased resistance to voltage, there is a possibility that the reliability is lowered.
また、上述したLDD構造のTFTでは、耐圧性、電流−電圧特性等の動特性に優れているものの、大きなオン電流を得ることができないという問題点があった。 Also, the TFT of the above-described LDD structure, pressure resistance, current - although excellent in dynamic characteristics such as voltage characteristics, there is a problem that it is impossible to obtain a large on-current.
大きなオン電流が得られない場合、TFTの動特性の高速化が難しく、したがって、高速度で駆動させることが難しい。 If a large on-current can not be obtained, faster dynamic characteristics of the TFT is difficult, therefore, it is difficult to drive at high speed.

本発明は、上記事情に鑑みてなされたものであって、チャネル領域の周縁部、すなわちソース・ドレイン端近傍における電界強度を緩和することにより、オフリーク電流を低減することができ、その結果、消費電力を低減することができ、電圧に対する耐性を向上させることができ、さらに、大きなオン電流を得ることができ、耐圧性、電流−電圧特性等の動特性、及びデバイスとしての信頼性を向上させることができる薄膜半導体装置及びその製造方法、電気光学装置、並びに電子機器を提供することを目的とする。 The present invention was made in view of the above circumstances, the peripheral portion of the channel region, that is, by relaxing the electric field strength in the source and drain near edge, it is possible to reduce the off-leakage current, as a result, consumption it is possible to reduce the power, it is possible to improve the resistance to voltage, and further, it is possible to obtain a large on-current, pressure resistance, current - improve dynamic characteristics such as voltage characteristics, and the reliability of the device it is an object of the present invention to provide a thin film semiconductor device and a manufacturing method thereof, an electro-optical device, and electronic equipment can.

本発明者等は、鋭意研究した結果、半導体薄膜の上層に形成された絶縁膜を、半導体薄膜のチャネル領域の中央部分に対応する部分を薄く、同チャネル領域の周縁部に対応する部分を厚くすれば、チャネル領域の周縁部、すなわちソース・ドレイン端近傍における電界強度を緩和することができ、したがって、オフリーク電流を低減することができ、その結果、消費電力を低減させることができ、電圧に対する耐性及び信頼性を向上させることができることを見出し、本発明に到達するに至った。 The present inventors have conducted intensive studies and as a result, an insulating film formed on the upper layer of the semiconductor thin film, thin portion corresponding to the central portion of the channel region of the semiconductor thin film, thick portions corresponding to the peripheral portion of the channel region if the peripheral portion of the channel region, i.e. it is possible to reduce the electric field strength in the source and drain near edge, therefore, it is possible to reduce the off-leakage current, as a result, it is possible to reduce power consumption, with respect to the voltage It found that it is possible to improve the resistance and reliability, and have reach the present invention.

すなわち、本発明の薄膜半導体装置は、第1の絶縁膜、チャネル領域、ソース領域及びドレイン領域を有する半導体薄膜、第2の絶縁膜が順次積層され、前記チャネル領域に、前記第1の絶縁膜を介して第1のゲート電極が対向配置されるとともに、前記第2の絶縁膜を介して第2のゲート電極が対向配置され、前記ソース領域及びドレイン領域には、それぞれ不純物濃度が相対的に高い高濃度領域と不純物濃度が相対的に低い低濃度領域とが形成されてなる薄膜半導体装置において、前記第2の絶縁膜は、前記チャネル領域の中央部に対応する部分の厚みが、前記チャネル領域の前記ソース領域及びドレイン領域それぞれの近傍に対応する部分の厚みより薄いことを特徴とする。 That is, the thin film semiconductor device of the present invention, the first insulating film, a channel region, a semiconductor thin film having a source region and a drain region, are stacked second insulating film sequentially in the channel region, the first insulating film together with the first gate electrode are opposed through a second gate electrode are opposed through the second insulating layer, said source and drain regions, the impurity concentration each relatively in the thin-film semiconductor device and a high high-concentration region and the impurity concentration is relatively low low concentration region is formed, the second insulating film, the thickness of the portion corresponding to the central portion of the channel region, the channel wherein the thinner than the thickness of a portion corresponding to the vicinity of the source region and the drain region each region.

この薄膜半導体装置においては、前記第2の絶縁膜を、前記チャネル領域の中央部に対応する部分の厚みが前記ソース・ドレイン端近傍に対応する部分の厚みより薄くなるようにしたことにより、第1及び第2のゲート電極により前記チャネル領域に電圧を印加した場合、前記ソース・ドレイン端近傍への電界強度が緩和されるので、オフリーク電流を低減することができる。 In the thin film semiconductor device, the second insulating film, by the thickness of the portion corresponding to the central portion of the channel region was set to be thinner than the thickness of a portion corresponding to the vicinity of the source-drain terminal, the when a voltage is applied to the channel region by the first and second gate electrodes, the electric field strength to the source and drain near edge is relaxed, it is possible to reduce the off-leakage current. また、ゲート電圧に対する耐性あるいはドレイン電圧に対する耐性等の耐圧性が向上し、信頼性を向上させることができる。 Moreover, it improved pressure resistance of resistance such as against resistance or the drain voltage to the gate voltage, thereby improving the reliability.

この薄膜半導体装置においては、前記第2の絶縁膜を、前記半導体薄膜上に形成される第1の絶縁層と、該第1の絶縁層上に形成される第2の絶縁層とを備えた構成とし、前記第1の絶縁層の前記チャネル領域に対応する位置に、前記第1のゲート電極と同じ大きさの開口部を形成することとすれば、前記ソース・ドレイン端近傍の電界強度が緩和され、オフリーク電流を低減することができると共に、チャネル領域のオン電流を増大させることができる。 The thin-film semiconductor device, the second insulating film, comprising: a first insulating layer formed on the semiconductor thin film, a second insulating layer formed on the first insulating layer configuration and then, in a position corresponding to the channel region of the first insulating layer, if forming an opening of the same size as the first gate electrode, the electric field intensity of the source-drain terminal near is relaxed, it is possible to it is possible to reduce the off-leakage current, increasing the on-current of the channel region.

この薄膜半導体装置においては、前記第2の絶縁膜を、前記半導体薄膜上に形成される第1の絶縁層と、該第1の絶縁層上に形成される第2の絶縁層とを備えた構成とし、前記第1の絶縁層の前記チャネル領域に対応する位置に、前記第1のゲート電極より狭い開口部を形成することとすれば、前記ソース・ドレイン端近傍の電界強度が緩和され、オフリーク電流を大きく低減することができると共に、チャネル領域のオン電流を増大させることができる。 The thin-film semiconductor device, the second insulating film, comprising: a first insulating layer formed on the semiconductor thin film, a second insulating layer formed on the first insulating layer configuration and then, in a position corresponding to the channel region of the first insulating layer, if forming a narrow opening than the first gate electrode, the electric field intensity of the source and drain near edge is relaxed, it is possible to greatly reduce the off-leakage current, it is possible to increase the on-current of the channel region.

この薄膜半導体装置においては、前記第2の絶縁膜を、前記半導体薄膜上に形成される第1の絶縁層と、該第1の絶縁層上に形成される第2の絶縁層とを備えた構成とし、前記第1の絶縁層の前記チャネル領域に対応する位置に、前記第1のゲート電極より広い開口部を形成することとすれば、前記ソース・ドレイン端近傍の電界強度が緩和され、オフリーク電流を低減することができると共に、チャネル領域のオン電流を大きく増大させることができる。 The thin-film semiconductor device, the second insulating film, comprising: a first insulating layer formed on the semiconductor thin film, a second insulating layer formed on the first insulating layer configuration and then, in a position corresponding to the channel region of the first insulating layer, if forming a wide opening than the first gate electrode, the electric field intensity of the source and drain near edge is relaxed, it is possible to reduce the off-leakage current can be greatly increased oN current of the channel region.

本発明の薄膜半導体装置の製造方法は、第1の絶縁膜、チャネル領域、ソース領域及びドレイン領域を有する半導体薄膜、第1及び第2の絶縁層からなる第2の絶縁膜が順次積層され、前記チャネル領域に、前記第1の絶縁膜を介して第1のゲート電極が対向配置されるとともに、前記第2の絶縁膜を介して第2のゲート電極が対向配置され、前記ソース領域及びドレイン領域には、それぞれ不純物濃度が相対的に高い高濃度領域と不純物濃度が相対的に低い低濃度領域とが形成されてなる薄膜半導体装置の製造方法であって、透光性基板上に、遮光性を有する第1のゲート電極を形成する工程と、前記第1のゲート電極を含む前記透光性基板上に、第1の絶縁膜、半導体薄膜を順次積層する工程と、前記半導体薄膜上にポジ型フォトレジス Method of manufacturing a thin film semiconductor device of the present invention, the first insulating film, a channel region, a semiconductor thin film having a source region and a drain region, a second insulating film made of the first and second insulating layers are sequentially laminated, It said channel region, through said first insulating film with the first gate electrode are opposed, the second gate electrode are opposed through the second insulating film, the source region and the drain the region, respectively a method of manufacturing a thin film semiconductor device is relatively high high-concentration region and the impurity concentration of the impurity concentration becomes formed with relatively low low concentration region, on a transparent substrate, the light shielding forming a first gate electrode having sex, on the translucent substrate including the first gate electrode, a first insulating film, a step of sequentially laminating a semiconductor thin film, on the semiconductor thin film positive type photoresist を塗布する工程と、前記透光性基板の裏面側から前記第1のゲート電極をマスクとして前記フォトレジストを露光し、所定形状にパターニングする工程と、このパターニングされたフォトレジストをマスクとして前記半導体薄膜に低濃度の不純物を注入する工程と、これらパターニングされたフォトレジスト及び半導体薄膜を含む第1の絶縁膜上に第1の絶縁層を成膜する工程と、リフトオフ法により前記パターニングされたフォトレジストと該フォトレジスト上の前記第1の絶縁層を除去し、該第1の絶縁層の前記半導体薄膜のチャネル領域の中央部に対応する部分を開口部とする工程と、残部の第1の絶縁層を含む前記半導体薄膜上に第2の絶縁層を形成する工程と、この第2の絶縁層上に前記第1のゲート電極より幅広の第2のゲー A step of applying, said semiconductor the said first gate electrode from the back side of the transparent substrate by exposing the photoresist as a mask, and patterning into a predetermined shape, the patterned photoresist as a mask implanting low-concentration impurity thin film, a step of forming a first insulating layer on the first insulating film including these patterned photoresist and the semiconductor thin film, the patterned photo by a lift-off method the resist and the first insulating layer on the photoresist is removed, the first and step to the opening portions corresponding to the central portion of the channel region of the semiconductor thin film of the insulating layer, the remainder first forming a second insulating layer on the semiconductor thin film including an insulating layer, a second gate wider than said first gate electrode on the second insulating layer 電極を形成する工程と、この第2のゲート電極をマスクとして、前記半導体薄膜に高濃度の不純物を注入する工程と、を有することを特徴とする。 Forming an electrode, a second mask gate electrode, and having a implanting high concentration impurities into the semiconductor thin film.

この薄膜半導体装置の製造方法では、半導体薄膜上にポジ型フォトレジストを塗布し、次いで、透光性基板の裏面側から前記第1のゲート電極をマスクとして前記フォトレジストを露光し、所定形状にパターニングし、次いで、このパターニングされたフォトレジストをマスクとして前記半導体薄膜に低濃度の不純物を注入し、これらパターニングされたフォトレジスト及び半導体薄膜を含む第1の絶縁膜上に第1の絶縁層を形成し、次いで、リフトオフ法により前記パターニングされたフォトレジストと該フォトレジスト上の前記第1の絶縁層を除去し、該第1の絶縁層の前記半導体薄膜のチャネル領域の中央部に対応する部分を開口部とし、次いで、残部の第1の絶縁層を含む前記半導体薄膜上に第2の絶縁層を形成する。 In the method of manufacturing the thin film semiconductor device, a positive photoresist is applied on the semiconductor thin film, then, the photoresist is exposed as a mask the first gate electrode from the back side of the transparent substrate, in a predetermined shape patterned, then this patterned photoresist injected low concentration of impurity into the semiconductor thin film as a mask, the first insulating layer over the first insulating film containing these patterned photoresist and the semiconductor thin film formed, then, the first insulating layer on the photoresist and the photoresist which has been said patterned by lift-off is removed, corresponding to a central portion of the channel region of the semiconductor thin film of the first insulating layer portion It was the opening, then forming a second insulating layer on the semiconductor thin film including a first insulating layer of the remaining portion.
この場合、ポジ型フォトレジストの露光条件、例えば、光強度と露光時間を変えれば、このポジ型フォトレジストの硬化領域が変化し、このポジ型フォトレジストのパターニング部分の大きさも変化する。 In this case, the exposure conditions of the positive photoresist, for example, be changed to the light intensity exposure time, the cured area of ​​the positive photoresist is changed, and changes the size of the patterned portion of the positive photoresist.

例えば、光強度及び露光時間が適切であった場合、このポジ型フォトレジストは前記第1のゲート電極に対応する領域を除いて露光されることとなるので、このポジ型フォトレジストの硬化領域は第1のゲート電極と同じ大きさとなる。 For example, when the light intensity and exposure time was appropriate, because the positive photoresist becomes to be exposed except for the region corresponding to the first gate electrode, the cured areas of the positive photoresist the same size as the first gate electrode. したがって、リフトオフ法により該ポジ型フォトレジストと該ポジ型フォトレジスト上の前記第1の絶縁層を除去した場合、前記第1の絶縁層の開口部は前記第1のゲート電極と同じ大きさとなる。 Therefore, when removing the first insulating layer on the positive photoresist and the positive photoresist by a lift-off method, the opening of the first insulating layer is the same size as the first gate electrode .
また、光強度、露光時間の少なくとも一方を大きくした場合、露光過多となるためにマスクの裏側に回り込む光量が増加し、前記ポジ型フォトレジストの硬化領域は第1のゲート電極より狭くなる。 Further, the light intensity, when the increase at least one of exposure time, the amount of light going around to the back side of the mask to the overexposure increases, hardened area of ​​the positive photoresist is narrower than the first gate electrode. したがって、リフトオフ法により該ポジ型フォトレジストと該ポジ型フォトレジスト上の前記第1の絶縁層を除去した場合、前記第1の絶縁層の開口部は前記第1のゲート電極より狭いものとなる。 Therefore, when removing the first insulating layer on the positive photoresist and the positive photoresist by a lift-off method, the opening of the first insulating layer becomes narrower than the first gate electrode .
また、光強度、露光時間の少なくとも一方を小さくした場合、露光不足となるためにマスクの周辺部分の光量が減少し、前記ポジ型フォトレジストの硬化領域は第1のゲート電極より広くなる。 Further, the light intensity, the reduction in at least one of exposure time, the light amount of the peripheral portion of the mask is reduced in order to be underexposed, the curing region of the positive type photoresist becomes wider than the first gate electrode. したがって、リフトオフ法により該ポジ型フォトレジストと該ポジ型フォトレジスト上の前記第1の絶縁層を除去した場合、前記第1の絶縁層の開口部は前記第1のゲート電極より広いものとなる。 Therefore, when removing the first insulating layer on the positive photoresist and the positive photoresist by a lift-off method, the opening of the first insulating layer becomes wider than the first gate electrode .

以上により、半導体薄膜のチャネル領域の中央部に対応する部分の厚みが、前記ソース・ドレイン端近傍に対応する部分の厚みより薄い第1及び第2の絶縁層からなる第2の絶縁膜を有する薄膜半導体装置を作製することができる。 Thus, the thickness of the portion corresponding to the central portion of the channel region of the semiconductor thin film has a second insulating film made of thin first and second insulating layers than the thickness of the portion corresponding to the vicinity of the source-drain terminal it can be a thin film semiconductor device.
この第1の絶縁層の開口部の大きさは、ポジ型フォトレジストの露光条件を変えることにより調整することができる。 The size of the opening of the first insulating layer can be adjusted by changing the exposure condition of positive photoresist.
したがって、ソース・ドレイン端近傍の電界強度が緩和され、オフリーク電流を低減することができると共に、チャネル領域のオン電流を大きく増大させることができる薄膜半導体装置を容易に作製することができる。 Therefore, it is relaxed electric field intensity of the source-drain terminal vicinity, it is possible to reduce the off-leakage current, a thin film semiconductor device can be greatly increased ON current of the channel region can be easily manufactured.

本発明の他の薄膜半導体装置の製造方法は、第1の絶縁膜、チャネル領域、ソース領域及びドレイン領域を有する半導体薄膜、第1及び第2の絶縁層からなる第2の絶縁膜が順次積層され、前記チャネル領域に、前記第1の絶縁膜を介して第1のゲート電極が対向配置されるとともに、前記第2の絶縁膜を介して第2のゲート電極が対向配置され、前記ソース領域及びドレイン領域には、それぞれ不純物濃度が相対的に高い高濃度領域と不純物濃度が相対的に低い低濃度領域とが形成されてなる薄膜半導体装置の製造方法であって、透光性基板上に、遮光性を有する第1のゲート電極を形成する工程と、前記第1のゲート電極を含む前記透光性基板上に、第1の絶縁膜、半導体薄膜を順次積層する工程と、前記半導体薄膜上にポジ型フォトレ Another method for manufacturing a thin film semiconductor device of the present invention, the first insulating film, a channel region, a semiconductor thin film having a source region and a drain region, laminating a second insulating film made of the first and second insulating layer are sequentially is, in the channel region, the first gate electrode through the first insulating film with the opposed, second gate electrode through the second insulating film is disposed opposite the source region and the drain region is a manufacturing method of each thin film semiconductor device which has a relatively high high-concentration region and the impurity concentration of the impurity concentration becomes formed with relatively low low concentration region, on a transparent substrate , forming a first gate electrode having a light shielding property, the the first of the transparent substrate including the gate electrode, a first insulating film, a step of sequentially laminating a semiconductor thin film, the semiconductor thin film positive on Fotore ストを塗布する工程と、前記透光性基板の裏面側から前記第1のゲート電極をマスクとして前記フォトレジストを露光し、所定形状にパターニングする工程と、これらパターニングされたフォトレジスト及び半導体薄膜を含む第1の絶縁膜上に第1の絶縁層を成膜する工程と、これらパターニングされたフォトレジスト及び第1の絶縁層をマスクとして前記半導体薄膜に低濃度の不純物を注入する工程と、リフトオフ法により前記パターニングされたフォトレジストと該フォトレジスト上の前記第1の絶縁層を除去し、該第1の絶縁層の前記半導体薄膜のチャネル領域の中央部に対応する部分を開口部とする工程と、残部の第1の絶縁層を含む前記半導体薄膜上に第2の絶縁層を形成する工程と、この第2の絶縁層上に前記第1のゲート電 A step of applying a strike, the said first gate electrode from the back side of the transparent substrate by exposing the photoresist as a mask, and patterning into a predetermined shape, these patterned photoresist and the semiconductor thin film a step of forming a first insulating layer over the first insulating film including the steps of injecting a low concentration of impurity into the semiconductor thin film from the above patterned photoresist and the first insulating layer as a mask, a lift-off said first insulating layer on the photoresist and the photoresist which has been the patterned removed by law, the step of the portion corresponding to the central portion of the channel region of the semiconductor thin film of the first insulating layer and the opening When a step of forming a second insulating layer on the semiconductor thin film including a first insulating layer of the remainder, the first gate electrode on the second insulating layer より幅広の第2のゲート電極を形成する工程と、この第2のゲート電極をマスクとして、前記半導体薄膜に高濃度の不純物を注入する工程と、を有することを特徴とする。 Forming a wider second gate electrode, a second mask gate electrode, and having a implanting high concentration impurities into the semiconductor thin film.

この薄膜半導体装置の製造方法では、半導体薄膜上にポジ型フォトレジストを塗布し、次いで、透光性基板の裏面側から前記第1のゲート電極をマスクとして前記フォトレジストを露光し、所定形状にパターニングし、次いで、これらパターニングされたフォトレジスト及び半導体薄膜を含む第1の絶縁膜上に第1の絶縁層を形成し、次いで、これらパターニングされたフォトレジスト及び第1の絶縁層をマスクとして前記半導体薄膜に低濃度の不純物を注入し、次いで、リフトオフ法により前記パターニングされたフォトレジストと該フォトレジスト上の前記第1の絶縁層を除去し、該第1の絶縁層の前記半導体薄膜のチャネル領域の中央部に対応する部分を開口部とし、次いで、残部の第1の絶縁層を含む前記半導体薄膜上に第2の絶縁 In the method of manufacturing the thin film semiconductor device, a positive photoresist is applied on the semiconductor thin film, then, the photoresist is exposed as a mask the first gate electrode from the back side of the transparent substrate, in a predetermined shape patterning and then the first insulating layer is formed on the first insulating film including these patterned photoresist and the semiconductor thin film, then the these patterned photoresist and the first insulating layer as a mask implanting low-concentration impurities into the semiconductor thin film, then the patterned photoresist and the first insulating layer is removed on the photoresist, the semiconductor thin film of the first insulating layer channel by a lift-off method a portion corresponding to the central portion of the region with the opening, and then, a second insulating on the semiconductor thin film including a first insulating layer of the remainder を形成する。 To form.
この場合も、上述した本発明の薄膜半導体装置の製造方法と全く同様、ポジ型フォトレジストの露光条件、例えば、光強度と露光時間を変えれば、このポジ型フォトレジストの硬化領域が変化し、このポジ型フォトレジストのパターニング部分の大きさも変化する。 In this case, exactly the same as the method of manufacturing a thin film semiconductor device of the present invention described above, positive photoresist exposure conditions, for example, be changed to the light intensity exposure time, curing area of ​​the positive photoresist is changed, the size of the patterned portion of the positive photoresist also varies.

この製造方法においても、上述した本発明の薄膜半導体装置の製造方法と全く同様、半導体薄膜のチャネル領域の中央部に対応する部分の厚みが、前記ソース・ドレイン端近傍に対応する部分の厚みより薄い第1及び第2の絶縁層からなる第2の絶縁膜を有する薄膜半導体装置を作製することができる。 In this manufacturing method, exactly as the method of manufacturing a thin film semiconductor device of the present invention described above, the thickness of the portion corresponding to the central portion of the channel region of the semiconductor thin film, than the thickness of a portion corresponding to the vicinity of the source-drain terminal it can be a thin film semiconductor device having a second insulating film made of thin first and second insulating layers.
この第1の絶縁層の開口部の大きさは、ポジ型フォトレジストの露光条件を変えることにより調整することができる。 The size of the opening of the first insulating layer can be adjusted by changing the exposure condition of positive photoresist.
したがって、ソース・ドレイン端近傍の電界強度が緩和され、オフリーク電流を低減することができると共に、チャネル領域のオン電流を大きく増大させることができる薄膜半導体装置を容易に作製することができる。 Therefore, it is relaxed electric field intensity of the source-drain terminal vicinity, it is possible to reduce the off-leakage current, a thin film semiconductor device can be greatly increased ON current of the channel region can be easily manufactured.

本発明の更に他の薄膜半導体装置の製造方法は、第1の絶縁膜、チャネル領域、ソース領域及びドレイン領域を有する半導体薄膜、第2の絶縁膜が順次積層され、前記チャネル領域に、前記第1の絶縁膜を介して第1のゲート電極が対向配置されるとともに、前記第2の絶縁膜を介して第2のゲート電極が対向配置され、前記ソース領域及びドレイン領域には、それぞれ不純物濃度が相対的に高い高濃度領域と不純物濃度が相対的に低い低濃度領域とが形成されてなる薄膜半導体装置の製造方法であって、透光性基板上に、遮光性を有する第1のゲート電極を形成する工程と、前記第1のゲート電極を含む前記透光性基板上に、第1の絶縁膜、半導体薄膜を順次積層する工程と、前記半導体薄膜上にポジ型フォトレジストを塗布する工程と、 Method for producing still another thin film semiconductor device of the present invention, the first insulating film, a channel region, a semiconductor thin film having a source region and a drain region, the second insulating film are sequentially laminated, on the channel region, the first together with the first gate electrode via the first insulating film is opposed, via said second insulating film is a second gate electrode disposed opposite to said source region and drain region, the impurity concentration, respectively there a relatively high high-concentration region and the method of manufacturing a thin film semiconductor device in which the impurity concentration is a relatively low low concentration region is formed, on a transparent substrate, a first gate having a light shielding property and forming an electrode, on the transparent substrate including the first gate electrode, a first insulating film, applying a step of sequentially laminating a semiconductor thin film, a positive photoresist on the semiconductor thin film and a step, 記透光性基板の裏面側から前記第1のゲート電極をマスクとして前記ポジ型フォトレジストを露光し、所定形状にパターニングする工程と、このパターニングされたポジ型フォトレジストをマスクとして前記半導体薄膜に低濃度の不純物を注入する工程と、これらパターニングされたフォトレジスト及び半導体薄膜を含む第1の絶縁膜上に第2の絶縁膜を成膜する工程と、前記第2の絶縁膜上にネガ型フォトレジストを塗布する工程と、前記透光性基板の裏面側から前記第1のゲート電極をマスクとして前記ネガ型フォトレジストを露光し、所定形状にパターニングする工程と、このパターニングされたネガ型フォトレジストをマスクとして前記第2の絶縁膜を選択除去し、該第2の絶縁膜の前記半導体薄膜のチャネル領域の中央部に対応 Exposing the positive type photoresist as a mask the first gate electrode from the back side of KiToruhikari substrate, and patterning into a predetermined shape, the semiconductor thin film using the patterned positive photoresist as a mask implanting low-concentration impurities, a step of forming a second insulating film on the first insulating film including these patterned photoresist and the semiconductor thin film, negative on the second insulating film a step of applying a photoresist, the said first gate electrode from the back side of the translucent substrate and exposing the negative photoresist as a mask, and patterning into a predetermined shape, the patterned negative photo resist the second insulating film is selectively removed as the mask, corresponding to the center portion of the channel region of the semiconductor thin film of the second insulating film る部分の厚みを、この部分以外の厚みより薄くする工程と、前記ネガ型フォトレジストを除去し、前記第2の絶縁膜上に前記第1のゲート電極より幅広の第2のゲート電極を形成する工程と、この第2のゲート電極をマスクとして、前記半導体薄膜に高濃度の不純物を注入する工程と、を有することを特徴とする。 That the thickness of the portion, the steps of thinner than outside this part, forming the negative photoresist is removed and a second gate electrode wider than the first gate electrode on the second insulating film a step of, as the second mask gate electrode, and having a implanting high concentration impurities into the semiconductor thin film.

この薄膜半導体装置の製造方法では、半導体薄膜上にポジ型フォトレジストを塗布し、次いで、透光性基板の裏面側から前記第1のゲート電極をマスクとして前記ポジ型フォトレジストを露光し、所定形状にパターニングし、次いで、このパターニングされたポジ型フォトレジストをマスクとして前記半導体薄膜に低濃度の不純物を注入し、次いで、これらパターニングされたフォトレジスト及び半導体薄膜を含む第1の絶縁膜上に第2の絶縁膜を成膜し、この第2の絶縁膜上にネガ型フォトレジストを塗布し、透光性基板の裏面側から前記第1のゲート電極をマスクとして前記ネガ型フォトレジストを露光し、所定形状にパターニングし、次いで、このパターニングされたネガ型フォトレジストをマスクとして前記第2の絶縁膜を選択除去 In the method of manufacturing a thin film semiconductor device, a positive photoresist is applied on the semiconductor thin film, then exposing the positive photoresist said first gate electrode as a mask from the back surface side of the translucent substrate, a predetermined patterned into a shape, then a low concentration of impurity injected into said semiconductor film using the patterned positive photoresist as a mask, and then, on the first insulating film containing these patterned photoresist and the semiconductor thin film a second insulating film is formed, the second negative photoresist was coated on the insulating film, exposing the negative photoresist the first gate electrode as a mask from the back surface side of the transparent substrate and is patterned into a predetermined shape, then selectively removed the second insulating film using the patterned negative-working photoresist as a mask 、該第2の絶縁膜の前記半導体薄膜のチャネル領域の中央部に対応する部分の厚みを、この部分以外の厚みより薄くする。 , The thickness of the portion corresponding to the central portion of the channel region of the semiconductor thin film of the second insulating film is thinner than the thickness of other than this portion.
この場合、前記ネガ型フォトレジストの露光条件、例えば、光強度と露光時間を変えれば、前記ネガ型フォトレジストの硬化領域が変化し、このネガ型フォトレジストのパターニング部分の大きさも変化する。 In this case, the exposure conditions of the negative photoresist, for example, be changed to the light intensity exposure time, the hardened zone of the negative photoresist is changed, and changes the size of the patterned portion of the negative photoresist.

例えば、光強度及び露光時間が適切であった場合、前記ネガ型フォトレジストは前記第1のゲート電極に対応する領域を除いて露光されることとなるので、このネガ型フォトレジストの非硬化領域は第1のゲート電極と同じ大きさとなる。 For example, when the light intensity and exposure time was appropriate, because the negative photoresist so that the exposed except the area corresponding to the first gate electrode, the non-hardened region of the negative photoresist It is the same size as the first gate electrode. したがって、このネガ型フォトレジストをマスクとした場合、前記第2の絶縁膜の選択除去される領域は前記第1のゲート電極と同じ大きさとなる。 Therefore, when the negative photoresist as a mask, a region is selected removal of the second insulating film is the same size as the first gate electrode.
また、光強度、露光時間の少なくとも一方を大きくした場合、露光過多となるためにマスクの裏側に回り込む光量が増加し、前記ネガ型フォトレジストの非硬化領域は第1のゲート電極より狭くなる。 Further, the light intensity, when the increase at least one of exposure time, the amount of light going around to the back side of the mask to the overexposure increases, uncured regions of the negative photoresist becomes narrower than the first gate electrode. よって、マスクの開口部となるネガ型フォトレジストの非硬化領域は第1のゲート電極より狭くなる。 Therefore, the non-cured areas of negative photoresist which becomes an opening of the mask is narrower than the first gate electrode. したがって、このネガ型フォトレジストをマスクとした場合、前記第2の絶縁膜の選択除去される領域は前記第1のゲート電極より狭いものとなる。 Therefore, when the negative photoresist as a mask, a region is selected removal of the second insulating film becomes narrower than the first gate electrode.
また、光強度、露光時間の少なくとも一方を小さくした場合、露光不足となるためにマスクの裏側の周辺部分の光量が減少し、前記ネガ型フォトレジストの非硬化領域は第1のゲート電極より広くなる。 Further, the light intensity, the reduction in at least one of exposure time, and reduces the amount of light on the back of the peripheral portion of the mask to the exposure shortage, uncured regions of the negative photoresist wider than the first gate electrode Become. よって、マスクの開口部となるネガ型フォトレジストの非硬化領域は第1のゲート電極より広くなる。 Therefore, the non-cured areas of negative photoresist which becomes an opening of the mask is wider than the first gate electrode. したがって、このネガ型フォトレジストをマスクとした場合、前記第2の絶縁膜の選択除去される領域は前記第1のゲート電極より広いものとなる。 Therefore, when the negative photoresist as a mask, a region is selected removal of the second insulating film becomes wider than the first gate electrode.

以上により、半導体薄膜のチャネル領域の中央部に対応する部分の厚みが、前記ソース・ドレイン端近傍に対応する部分の厚みより薄い第2の絶縁膜を有する薄膜半導体装置を作製することができる。 Thus, it is the thickness of the portion corresponding to the central portion of the channel region of the semiconductor thin film, to a thin film semiconductor device having a thinner second insulating film thickness of the portion corresponding to the vicinity of the source-drain terminal.
この厚みの薄い部分の平面上の大きさは、前記ネガ型フォトレジストの露光条件を変えることにより調整することができる。 Plane on the size of the thin portion of the thickness can be adjusted by changing the exposure conditions of the negative photoresist.
したがって、ソース・ドレイン端近傍の電界強度が緩和され、オフリーク電流を低減することができ、さらに、耐圧性及び信頼性が向上した薄膜半導体装置を容易に作製することができる。 Therefore, the electric field strength of the source-drain terminal near the relaxation, it is possible to reduce the off-leakage current, furthermore, it can be easily produced a thin film semiconductor device pressure resistance and reliability is improved.

本発明の電気光学装置は、本発明の薄膜半導体装置を備えたことを特徴とする。 Electro-optical device of the present invention is characterized by comprising a thin film semiconductor device of the present invention.
本発明の電気光学装置では、本発明の薄膜半導体装置を備えたことにより、薄膜半導体装置の電圧に対する耐性及びデバイスとしての信頼性が向上することとなり、したがって、耐圧性及び信頼性が向上した電気光学装置を提供することができる。 Electricity electro-optical device of the present invention is provided with the thin film semiconductor device of the present invention, it is possible to improve the reliability of the resistance and the device for the voltage of the thin film semiconductor device, therefore, the pressure resistance and reliability is improved it is possible to provide an optical device. さらに、本発明のようにオフリーク電流の小さい薄膜半導体装置を備えたことにより、消費電力の低い電気光学装置を提供することができる。 Further, by providing a small thin-film semiconductor device having the off-leakage current as in the present invention, it is possible to provide a low power consumption electro-optical device.

本発明の電子機器は、本発明の電気光学装置を備えたことを特徴とする。 Electronic device of the present invention is characterized by comprising an electro-optical device of the present invention.
本発明の電子機器では、本発明の電気光学装置を備えたことにより、電気光学装置の耐圧性及び信頼性が向上することとなり、したがって、耐圧性及び信頼性が向上した電子機器を提供することができる。 In the electronic apparatus of the present invention, by providing an electro-optical device of the present invention, it becomes possible to pressure resistance and reliability of the electro-optical device is improved, thus, the pressure resistance and reliability to provide an electronic apparatus with improved can. さらに、消費電力の低い電気光学装置を提供することができる。 Furthermore, it is possible to provide a low power consumption electro-optical device.

本発明に係る各実施例について詳細に説明する。 It will be described in detail for each example according to the present invention. なお、各実施例においては、図面を参照しながら説明するが、各図において、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。 In each embodiment, will be described with reference to the drawings, in the figures, to a size capable of recognizing the layers and members in the drawings, the scale may be changed for each layer and each member is there.
なお、係る各実施例は、本発明の実施態様を示すものであり、本発明はこれらの実施態様に限定されるものではなく、本発明の技術的思想の範囲内で任意に変更可能である。 Each example according are those showing a preferred embodiment of the present invention, the present invention is not limited to these embodiments can be arbitrarily changed within the scope of the technical idea of ​​the present invention .

図1〜図4に基づいて、本発明に係る実施例1の電気光学装置の構造について説明する。 With reference to FIGS. 1 to 4, a description will be given of the structure of the electro-optical apparatus according to the first embodiment of the present invention. 本実施形態では、スイッチング素子としてLDD構造のダブルゲートTFT(薄膜半導体装置)を用いたアクティブマトリクス型の透過型液晶装置(電気光学装置)を例にとり説明する。 In the present embodiment, it will be described as an example an active matrix type transmissive liquid crystal device (electro-optical device) using a double gate TFT having an LDD structure (thin-film semiconductor device) as a switching element.
図1は本実施例の液晶装置の画像表示領域を構成するマトリクス状に配置された複数のドットにおけるスイッチング素子、信号線等の等価回路図、図2はデータ線、走査線、画素電極等が形成されたTFTアレイ基板の1ドットを拡大して示す平面図、図3は本実施例の液晶装置の構造を示す断面図であって、図2のA−A'線に沿う断面図、図4はLDD構造のダブルゲートTFTを示す断面図である。 Figure 1 is a switching element in a plurality of dots arranged in a matrix constituting an image display region of the liquid crystal device of the present embodiment, the equivalent circuit of the signal line or the like, and FIG. 2 data lines, scanning lines, pixel electrodes and the like enlarged plan view illustrating one dot of the formed TFT array substrate, FIG. 3 is a cross-sectional view showing the structure of a liquid crystal device of the present embodiment, cross-sectional view taken along the line a-a 'in FIG. 2, FIG. 4 is a sectional view showing a double gate TFT having an LDD structure. なお、図3においては、図示上側が光入射側、図示下側が視認側(観察者側)である場合について図示している。 In FIG. 3, the upper side in the figure is the light incident side, lower side of the figure is shown for the case where a viewing side (observer side). また、各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。 Further, in each drawing, for a size capable of recognizing layers and members in the drawings, the scale may be changed for each layer and each member.

本実施例の液晶装置において、図1に示すように、画像表示領域を構成するマトリクス状に配置された複数のドットには、画素電極9と当該画素電極9を制御するためのスイッチング素子であるLDD構造のダブルゲートTFT(薄膜半導体装置)30がそれぞれ形成されており、画像信号が供給されるデータ線6aが当該TFT30のソースに電気的に接続されている。 In the liquid crystal device of this embodiment, as shown in FIG. 1, the plurality of dots arranged in a matrix to constitute the image display region, is a switching element for controlling the pixel electrode 9 and the pixel electrode 9 double gate TFT (thin-film semiconductor device) 30 having the LDD structure are formed respectively, the data lines 6a to which image signals are supplied are electrically connected to the source of the TFT 30. データ線6aに書き込む画像信号S1、S2、…、Snは、この順に線順次に供給されるか、あるいは相隣接する複数のデータ線6aに対してグループ毎に供給される。 Image signals S1, S2 to be written to the data lines 6a, ..., Sn are supplied to each group for a plurality of data lines 6a adjacent either or phase line-sequentially supplied in this order.

また、走査線3aがTFT30のゲートに電気的に接続されており、複数の走査線3aに対して走査信号G1、G2、…、Gmが所定のタイミングでパルス的に線順次で印加される。 The scanning lines 3a are electrically connected to the gate of the TFT 30, the scanning signals G1, G2 to a plurality of scanning lines 3a, ..., Gm are applied in a pulsed manner line sequential at a predetermined timing. また、画素電極9はTFT30のドレインに電気的に接続されており、スイッチング素子であるTFT30を一定期間だけオンすることにより、データ線6aから供給される画像信号S1、S2、…、Snを所定のタイミングで書き込む。 The pixel electrode 9 is electrically connected to the drain of the TFT 30, by turning on the TFT 30 as a switching element a predetermined period, image signals S1, S2 supplied from the data lines 6a, ..., given the Sn It is written in the timing.

画素電極9を介して液晶に書き込まれた所定レベルの画像信号S1、S2、…、Snは、後述する共通電極との間で一定期間保持される。 Predetermined level of the image signals S1, S2 written to liquid crystal through the pixel electrodes 9, ..., Sn are held for a predetermined period between the common electrode to be described later. 液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。 Liquid crystal, by alignment or order of molecular association is changed by an applied voltage level, modulating the light, to enable gradation display. ここで、保持された画像信号がリークすることを防止するために、画素電極9と共通電極との間に形成される液晶容量と並列に蓄積容量60が付加されている。 Here, in order to image signals held is prevented from leaking, storage capacitors 60 are added in parallel to liquid crystal capacitors formed between the common electrode and the pixel electrode 9.

図3に示すように、本実施例の液晶装置は、液晶層50を挟持して対向配置され、TFT30や画素電極9が形成されたTFTアレイ基板10と、共通電極21が形成された対向基板20とを具備して概略構成されている。 3, the liquid crystal device of this embodiment, is disposed opposite the liquid crystal layer 50 by sandwiching, the TFT30 and TFT array substrate 10 to the pixel electrodes 9 are formed, a counter substrate common electrode 21 is formed It is schematically configured by including a 20.

以下、TFTアレイ基板10の平面構造について図2に基づき説明する。 Hereinafter, based on FIG. 2 will be described planar structure of the TFT array substrate 10.
TFTアレイ基板10には、矩形状の画素電極9が複数、マトリクス状に設けられており、各画素電極9の縦横の境界に沿って、データ線6a、走査線3a及び容量線3bが設けられている。 The TFT array substrate 10, rectangular pixel electrodes 9 are multiple, are provided in a matrix, along vertical and horizontal boundaries of the pixel electrodes 9, the data line 6a, the scanning line 3a and the capacitor line 3b are provided ing. 本実施例において、各画素電極9及び各画素電極9を囲むように配設されたデータ線6a、走査線3a等が形成された領域が1ドットとなっている。 In this embodiment, it arranged data lines 6a so as to surround each pixel electrode 9 and the pixel electrode 9, a region where the scanning line 3a or the like is formed is a 1 dot.

データ線6aは、TFT30を構成する多結晶シリコンからなる半導体薄膜35のうちソース領域35xに、コンタクトホール13を介して電気的に接続されており、画素電極9は、半導体薄膜35のうちドレイン領域35yに、コンタクトホール15、ソース線6b、コンタクトホール14を介して電気的に接続されている。 Data line 6a, the source region 35x in the semiconductor thin film 35 made of polycrystalline silicon constituting the TFT 30, are electrically connected through a contact hole 13, the pixel electrode 9, the drain region of the semiconductor thin film 35 to 35y, the contact hole 15, the source line 6b, are electrically connected through a contact hole 14. また、走査線3aの一部が半導体薄膜35のうちチャネル領域35aに対向するように拡幅されており、走査線3aの拡幅された部分が、下部ゲート電極33及び上部ゲート電極37として機能する。 A part of the scanning lines 3a are widened so as to face the channel region 35a of the semiconductor thin film 35, the widened portion of the scanning line 3a serves as a lower gate electrode 33 and the upper gate electrode 37. 以下、走査線3aにおいて、ゲート電極として機能する部分を単に「ゲート電極」と称し、符号3cで示す。 Hereinafter, the scanning line 3a, a portion functioning as a gate electrode simply referred to as "gate electrode", indicated by the reference numeral 3c. また、TFT30を構成する半導体薄膜35は、容量線3bと対向する部分にまで延設されており、この延設部分35fを下電極、容量線3bを上電極とする蓄積容量(蓄積容量素子)60が形成されている。 Further, the semiconductor thin film 35 constituting the TFT 30, and extends to the capacitor line 3b opposed to partial, the storage capacity for the lower electrode of this extending portion 35f, the capacitance line 3b and the upper electrode (storage capacitor element) 60 is formed.

次に、図3に基づいて、本実施例の液晶装置の断面構造について説明する。 Next, based on FIG. 3, described cross-sectional structure of the liquid crystal device of the present embodiment.
TFTアレイ基板10は、ガラス等の透光性材料からなる基板本体(透光性基板)10Aとその液晶層50側表面に形成された画素電極9、TFT30、配向膜12を主体として構成されており、対向基板20はガラス等の透光性材料からなる基板本体20Aとその液晶層50側表面に形成された共通電極21と配向膜22とを主体として構成されている。 TFT array substrate 10 is formed of a substrate main body (translucent substrate) 10A and a pixel electrode that is formed on the liquid crystal layer 50 side surface 9 made of a translucent material such as glass, TFT 30, an alignment film 12 as a main body cage, the counter substrate 20 is composed of the common electrode 21 and an alignment film 22 formed substrate body 20A and its liquid crystal layer 50 side surface made of translucent material such as glass as a main component.

詳細には、TFTアレイ基板10において、基板本体10Aの直上に、シリコン酸化膜等の絶縁材料からなる下地保護膜を兼ねる下部ゲート絶縁膜(第1の絶縁膜)34が形成されている。 In particular, the TFT array substrate 10, directly above the substrate main body 10A, the lower gate insulating film (first insulating film) 34 serving as a base protective film made of an insulating material such as silicon oxide film is formed. また、基板本体10Aの液晶層50側表面にはインジウム錫酸化物(ITO)等の透明導電性薄膜からなる画素電極9が設けられ、各画素電極9に隣接する位置に、各画素電極9をスイッチング制御する画素スイッチング用のTFT30が設けられている。 Further, the liquid crystal layer 50 side surface of the substrate main body 10A is provided pixel electrodes 9 made of a transparent conductive thin film such as indium tin oxide (ITO), a position adjacent to each pixel electrode 9, the pixel electrodes 9 TFT30 the pixel switching controlling switching is provided.
なお、本実施例では、透過型液晶装置を例としたので、画素電極9はITO等の透明導電性薄膜からなるが、反射型液晶装置では、画素電極9はAl等の金属薄膜からなり、反射半透過型液晶装置では、ITO等の透明導電性薄膜とAl等の金属薄膜の積層構造からなる。 In the present embodiment, since the transmissive liquid crystal device taken as an example, the pixel electrode 9 is made of a transparent conductive thin film such as ITO, in the reflection type liquid crystal device, the pixel electrode 9 is made of a metal thin film such as Al, reflected by the transflective liquid crystal device is in a multilayer structure of a metal thin film such as a transparent conductive thin film and Al, such as ITO.

この画素スイッチング用のTFT30は、nチャネル型またはpチャネル型のLDD構造のダブルゲートTFT(Thin-Film Transistor)(薄膜半導体装置)であり、図4に示すように、透光性を有する基板本体(透光性基板)10A上に、アルミニウム、タンタル、モリブデン、チタン、クロム、あるいはこれらの金属を成分とする合金等の遮光性を有する所定パターンの導電膜からなる下部ゲート電極(第1のゲート電極)33、酸化珪素、窒化珪素等からなる下部ゲート絶縁膜(第1の絶縁膜)34、多結晶シリコンからなる島状の半導体薄膜35、酸化珪素、窒化珪素等からなる上部ゲート絶縁膜(第2の絶縁膜)36、アルミニウム、タンタル、モリブデン、チタン、クロム、あるいはこれらの金属を成分とする合金等の遮光性を有する TFT30 for the pixel switching is an n-channel or p-channel type double gate TFT having an LDD structure (Thin-Film Transistor) (thin film semiconductor device), as shown in FIG. 4, a substrate main body having a light transmitting property a (translucent substrate) 10A, aluminum, tantalum, molybdenum, titanium, chromium or the lower gate electrode (first gate comprising a conductive film in a predetermined pattern having a light-shielding property of the alloy such that these metal components, electrode) 33, a silicon oxide, the lower gate insulating film made of silicon nitride or the like (first insulating film) 34, a polycrystalline island-like semiconductor thin film 35 made of silicon, silicon oxide, an upper gate insulating film made of silicon nitride or the like ( the second insulating film) 36 having an aluminum, tantalum, molybdenum, titanium, chromium, or a light-shielding property of the alloy such that these metal components 定パターンの導電膜からなる上部ゲート電極(第2のゲート電極)37、酸化珪素、窒化珪素等からなる層間絶縁膜38が積層されている。 Upper gate electrode (second gate electrode) 37 made of a conductive film of constant pattern, silicon oxide, an interlayer insulating film 38 made of silicon nitride or the like is laminated.

半導体薄膜35は、チャネル領域35aと、このチャネル領域35aの両側それぞれに形成されたソース領域35x及びドレイン領域35yとを備えている。 The semiconductor thin film 35 includes a channel region 35a, a source region 35x and a drain region 35y on both sides are formed on each of the channel regions 35a.
このソース領域35xは、チャネル領域35a側の不純物濃度が相対的に低い低濃度ソース領域35bと、この低濃度ソース領域35bに隣接して形成された不純物濃度が相対的に高い高濃度ソース領域35dとを備えている。 The source region 35x has a relatively low impurity concentration lightly doped source region 35b of the channel region 35a side, the lightly doped source region impurity concentration formed adjacent to 35b is relatively high high-concentration source region 35d It is equipped with a door. また、ドレイン領域35yは、チャネル領域35a側の不純物濃度が相対的に低い低濃度ドレイン領域35cと、この低濃度ドレイン領域35cに隣接して形成された不純物濃度が相対的に高い高濃度ドレイン領域35eとを備えている。 The drain region 35y includes a relatively low impurity concentration low concentration drain region 35c of the channel region 35a side, the high concentration drain region relatively high impurity concentration is formed adjacent to the lightly doped drain region 35c and a 35e.

この上部ゲート絶縁膜37上には、走査線3a(ゲート電極3c)が形成され、本実施例では、ゲート電極3cの側面は上部ゲート絶縁膜36の表面に対して略垂直となっている。 This on the upper gate insulating film 37, the scanning line 3a (gate electrode 3c) is formed, in this embodiment, the side surface of the gate electrode 3c has a substantially perpendicular to the surface of the upper gate insulating film 36. また、半導体薄膜35のうち、下部ゲート絶縁膜34を介して下部ゲート電極33と対向する領域、及び上部ゲート絶縁膜37を介して上部ゲート電極37と対向する領域が、下部ゲート電極33及び上部ゲート電極37それぞれからの電界によりチャネルが形成されるチャネル領域35aとなっている。 Further, in the semiconductor thin film 35, a region facing the lower gate electrode 33 via the lower gate insulating film 34, and the region facing the upper gate electrode 37 via the upper gate insulating film 37, lower gate electrode 33 and the upper It serves as a channel region 35a in which a channel is formed by an electric field from the gate electrode 37, respectively.

このチャネル領域35aには、下部ゲート絶縁膜34を介して下部ゲート電極33が対向配置されるとともに、上部ゲート絶縁膜36を介して上部ゲート電極37が対向配置されている。 The channel region 35a, together with the lower gate electrode 33 via the lower gate insulating film 34 is opposed, upper gate electrode 37 via the upper gate insulating film 36 is opposed.
上部ゲート絶縁膜36は、第1絶縁層36a及び第2絶縁層36bの2層構造からなるもので、第1絶縁層6aには、チャネル領域35aの中央部に対応する部分に開口部39が形成され、これによって、上部ゲート絶縁膜36のチャネル領域35aの中央部に対応する部分の厚みが、このチャネル領域35aのソース・ドレイン端、すなわち低濃度ソース領域35b及び低濃度ドレイン領域35c近傍に対応する部分の厚みより薄くなるようになっている。 Upper gate insulating film 36 is made of a two-layer structure of the first insulating layer 36a and the second insulating layer 36b, the first insulating layer 6a, the opening 39 in a portion corresponding to the central portion of the channel region 35a is formed, thereby, the thickness of the portion corresponding to the central portion of the channel region 35a of the upper gate insulating film 36, source and drain terminals of the channel region 35a, i.e. in the vicinity of the low-concentration source region 35b and the lightly doped drain region 35c It has to be thinner than the thickness of the corresponding portion.

また、走査線3a(ゲート電極3c)が形成された基板本体10A上には、シリコン酸化膜等からなる層間絶縁膜38が形成されており、この層間絶縁膜38上に、データ線6a及びソース線6bが形成されている。 Further, on the substrate main body 10A to the scanning line 3a (gate electrode 3c) are formed, an interlayer insulating film 38 made of a silicon oxide film or the like which is formed on the interlayer insulating film 38, the data lines 6a and the source line 6b is formed. データ線6aは層間絶縁膜38に形成されたコンタクトホール13を介して半導体薄膜35の高濃度ソース領域35dに電気的に接続されており、ソース線6bは、層間絶縁膜38に形成されたコンタクトホール14を介して半導体薄膜35の高濃度ドレイン領域35eに電気的に接続されている。 Data lines 6a is electrically connected to the heavily doped source region 35d of the semiconductor thin film 35 via the contact hole 13 formed in the interlayer insulating film 38, the source line 6b is formed in the interlayer insulating film 38 contacts and it is electrically connected to the heavily doped drain region 35e of the semiconductor thin film 35 through the hole 14.

また、データ線6a、ソース線6bが形成された層間絶縁膜38上には、シリコン窒化膜等からなる第2層間絶縁膜5が形成されており、第2層間絶縁膜5上に、画素電極9が形成されている。 Further, the data lines 6a, on the interlayer insulating film 38 in which the source line 6b are formed, the second interlayer insulating film 5 made of a silicon nitride film or the like is formed on the second interlayer insulating film 5, the pixel electrode 9 is formed. 画素電極9は、第2層間絶縁膜5に形成されたコンタクトホール15を介して、ソース線6bに電気的に接続されている。 Pixel electrodes 9 through the contact hole 15 formed in the second interlayer insulating film 5, and is electrically connected to the source line 6b.
また、半導体薄膜35の高濃度ドレイン領域35eからの延設部分35f(下電極)に対して、上部ゲート絶縁膜37と一体形成された絶縁膜(誘電体膜)を介して、走査線3aと同層に形成された容量線3bが上電極として対向配置されており、これら延設部分35fと容量線3bにより蓄積容量60が形成されている。 Further, with respect to the extending portion 35f of the heavily doped drain region 35e of the semiconductor thin film 35 (lower electrode), through the integral formed insulating film and the upper gate insulating film 37 (a dielectric film), and the scanning line 3a and the capacitor line 3b which is formed in the same layer is opposed as an upper electrode, a storage capacitor 60 is formed by these extending portion 35f and the capacitor line 3b.
また、TFTアレイ基板10の液晶層50側最表面には、液晶層50内の液晶分子の配列を制御するための配向膜12が形成されている。 Further, the liquid crystal layer 50 side outermost surface of the TFT array substrate 10, an alignment film 12 for controlling the alignment of liquid crystal molecules in the liquid crystal layer 50 is formed.

他方、対向基板20においては、基板本体20Aの液晶層50側表面に、液晶装置に入射した光が、少なくとも、半導体薄膜35のチャネル領域35a、低濃度ソース領域35b及び低濃度ドレイン領域35cに入射するのを防止するための遮光膜23が形成されている。 On the other hand, the counter substrate 20, the liquid crystal layer 50 side surface of the substrate main body 20A, light incident on the liquid crystal device, at least the channel region 35a of the semiconductor thin film 35, incident on the lightly doped source region 35b and the lightly doped drain region 35c light-shielding film 23 for preventing the is formed. また、遮光膜23が形成された基板本体20A上には、そのほぼ全面に渡って、ITO等からなる共通電極21が形成され、その液晶層50側には、液晶層50内の液晶分子の配列を制御するための配向膜22が形成されている。 Further, on the light-shielding film 23 is formed the substrate body 20A, over its substantially entire surface, the common electrode 21 made of ITO or the like is formed, on its liquid crystal layer 50 side, of the liquid crystal molecules in the liquid crystal layer 50 alignment film 22 for controlling the alignment is formed.

このTFT30では、上部ゲート絶縁膜36のチャネル領域35aの中央部付近の厚みが、チャネル領域35aのソース・ドレイン端付近の厚みより薄くなっていることにより、下部ゲート電極33及び上部ゲート電極37によりチャネル領域35aに電圧を印加した場合に、電界は上部ゲート電極37から上部ゲート絶縁膜36のうち厚みの薄い部分を介してチャネル領域35aの中央部付近に集中し、下部ゲート電極33から下部ゲート絶縁膜34を介してチャネル領域35aの中央部付近に集中する。 In the TFT 30, the thickness of the vicinity of the center portion of the channel region 35a of the upper gate insulating film 36, by which is thinner than the thickness near the drain end of the channel region 35a, the lower gate electrode 33 and the upper gate electrode 37 when a voltage is applied to the channel region 35a, the electric field is concentrated in the vicinity of the center portion of the channel region 35a from the upper gate electrode 37 through the thin portion of the thickness of the upper gate insulating film 36, lower gate from the lower gate electrode 33 concentrated in the vicinity of the center portion of the channel region 35a through the insulating film 34. これにより、チャネル領域35aの周辺部分すなわちソース・ドレイン端近傍の電界強度が緩和される。 Thus, the peripheral portion or the electric field intensity of the source and drain near edge of the channel region 35a is relaxed.

以上説明したように、このダブルゲートTFT30によれば、チャネル領域35aのソース・ドレイン端近傍の電界強度が緩和されるので、オフリーク電流を低減することができ、さらに、耐圧性及び信頼性を向上させることができる。 As described above, according to the double-gate TFT 30, since the source-drain terminal field strength in the vicinity of the channel region 35a is relaxed, it is possible to reduce the off-leakage current, further improved pressure resistance and reliability it can be.
また、ゲート電圧に対する耐性あるいはドレイン電圧に対する耐性等の耐圧性を向上させることができ、信頼性を向上させることができる。 Further, it is possible to improve the pressure resistance of the resistance, such as for resistance or the drain voltage to the gate voltage, thereby improving the reliability.
また、チャネル領域35aの下方に下部ゲート電極33を、上方に上部ゲート電極37を、それぞれ対向配置したので、チャネルの構造を上下それぞれにチャネルを有するダブルチャネル構造とすることができ、したがって、単位面積当たりの電流密度を高くすることができ、オン電流を増大させることができる。 Further, the lower gate electrode 33 below the channel region 35a, an upper gate electrode 37 upward, since each arranged opposite may be a double channel structure having a channel structure of the channel up and down, respectively, therefore, the unit it is possible to increase the current density per area, it can be increased on-current.
さらに、LDD構造としたので、ゲート電圧に対する耐性あるいはドレイン電圧に対する耐性等の耐圧性を向上させることができ、信頼性を向上させることができる。 Furthermore, since the LDD structure, it is possible to improve the pressure resistance of the resistance, such as for resistance or the drain voltage to the gate voltage, thereby improving the reliability.

図5は、本発明の実施例2のnチャネル型のLDD構造のダブルゲートTFT(Thin-Film Transistor)(薄膜半導体装置)を示す断面図である。 Figure 5 is a sectional view showing a double gate TFT having an LDD structure of n-channel type of the second embodiment of the present invention (Thin-Film Transistor) (thin film semiconductor device).
このダブルゲートTFTが、実施例1のダブルゲートTFTと異なる点は、実施例1のダブルゲートTFTでは、第1絶縁層36aのチャネル領域35aの中央部に対応する位置に単に開口部39を形成しただけであるのに対し、本実施例2のダブルゲートTFTでは、第1絶縁層36aのチャネル領域35aの中央部に対応する位置に、下部ゲート電極33と同じ大きさの開口部71を形成した点であり、それ以外の構成要素については実施例1のダブルゲートTFTと全く同様である。 The double gate TFT is different from the double gate TFT of Example 1, the double gate TFT of Example 1, simply forming an opening 39 at a position corresponding to the center portion of the channel region 35a of the first insulating layer 36a contrast was the only, the double gate TFT of the second embodiment, at a position corresponding to the center portion of the channel region 35a of the first insulating layer 36a, an opening 71 of the same size as the lower gate electrode 33 and in the point, it is exactly the same as the double gate TFT of example 1 in the case of other components.

このダブルゲートTFTでは、第1絶縁層36aのチャネル領域35aの中央部に対応する位置に、下部ゲート電極33と同じ大きさの開口部71を形成したので、下部ゲート電極33及び上部ゲート電極37によりチャネル領域35aに電圧を印加した場合に、電界は上部ゲート電極37から第1絶縁層36aの開口部71を介してチャネル領域35aの中央部付近に集中し、下部ゲート電極33から下部ゲート絶縁膜34を介してチャネル領域35aの中央部付近に集中する。 In the double gate TFT, a position corresponding to the central portion of the channel region 35a of the first insulating layer 36a, since the formation of the opening 71 of the same size as the lower gate electrode 33, the lower gate electrode 33 and the upper gate electrode 37 when a voltage is applied to the channel region 35a, the electric field is concentrated in the vicinity of the center portion of the channel region 35a from the upper gate electrode 37 through the opening 71 of the first insulating layer 36a, the lower gate insulating from the lower gate electrode 33 by concentrated in the vicinity of the center portion of the channel region 35a through the film 34.
これにより、チャネル領域35aの周辺部分であるソース・ドレイン端近傍の電界強度が緩和される。 Thus, the source-drain terminal field strength in the vicinity of a peripheral portion of the channel region 35a is relaxed.

また、チャネル領域35aの下方に下部ゲート電極33を、上方に上部ゲート電極37を、それぞれ対向配置したことにより、チャネルの構造が半導体薄膜35の上下面それぞれにチャネルを有するダブルチャネル構造となる。 Further, the lower gate electrode 33 below the channel region 35a, an upper gate electrode 37 upward, by which respectively opposed, the structure of the channel is a double channel structure having a channel to each upper and lower surfaces of the semiconductor thin film 35. これにより、単位面積当たりの電流密度が高まり、オン電流が大きく増大する。 Thus, the current density per unit area is increased, the on current increases greatly.

次に、このダブルゲートTFTの製造方法について、図6及び図7に基づき説明する。 Next, a manufacturing method of the double gate TFT, will be described with reference to FIGS.
まず、図6(a)に示すように、表面を超音波洗浄等により清浄化したガラス基板等からなる透光性を有する基板本体10Aを用意し、この基板本体10A全面に、スパッタリング法等によりアルミニウム、タンタル、モリブデン、チタン、クロム等の金属、またはこれらの金属のいずれかを主成分とする合金等からなる遮光性を有する10〜500nmの厚みの導電膜72を形成し、その後、この導電膜72をフォトリソグラフィー法によりパターニングし、所定形状にパターニングされた遮光性を有する下部ゲート電極33とする。 First, as shown in FIG. 6 (a), providing a substrate body 10A having a light-transmitting property comprising the surface of a glass substrate or the like cleaned by ultrasonic cleaning or the like, on the substrate main body 10A the entire surface by sputtering or the like aluminum, tantalum, molybdenum, titanium, a conductive film 72 having a thickness of 10~500nm having a light-shielding property of an alloy or the like to a metal such as chromium, or one of these metals as a main component, after which the conductive the film 72 is patterned by photolithography, and the lower gate electrode 33 having a light shielding property, which is patterned into a predetermined shape. この下部ゲート電極33のパターンエッジになだらかな傾斜を持たせてテーパー形状にすると、その後の工程で、薄膜を形成する時に、この下部ゲート電極33上の薄膜の被覆性が向上する。 With a tapered shape to have a gentle slope to the pattern edge of the lower gate electrode 33, in a subsequent step, when forming the thin film, the coating of the thin film on the lower gate electrode 33 is improved.

次いで、この下部ゲート電極33を含む基板本体10A上に、プラズマCVD法等により、基板温度が100〜600℃となる条件下で、酸化珪素(SiO )、窒化珪素(Si )等からなる10〜50nmの厚みの下部ゲート絶縁膜34を成膜する。 Then, on the substrate main body 10A including the lower gate electrode 33 by a plasma CVD method or the like, under conditions in which the substrate temperature is 100 to 600 ° C., silicon oxide (SiO 2), silicon nitride (Si 3 N 4) or the like the lower gate insulating film 34 having a thickness of 10~50nm consisting deposited.
この成膜工程に用いられる原料としては、モノシラン(SiH )と一酸化二窒素(N O)との混合ガス、ジシラン(Si )とアンモニア(NH )との混合ガス、テトラエトキシシラン(TEOS:Si(OC )と酸素(O )との混合ガス等が好適である。 Mixed gas as a raw material used in the film forming step, and monosilane (SiH 4) and a mixed gas of dinitrogen monoxide (N 2 O), disilane (Si 2 H 6) ammonia (NH 3), tetra silane: mixed gas of (TEOS Si (OC 2 H 5 ) 4) and oxygen (O 2) are preferred.

次いで、図6(b)に示すように、下部ゲート絶縁膜34上に、プラズマCVD法等により、基板温度が100〜600℃となる条件下で、非晶質シリコン(a−Si)からなる10〜100nmの厚みの非晶質半導体薄膜73を成膜する。 Then, as shown in FIG. 6 (b), on the lower gate insulating film 34 by a plasma CVD method or the like, under conditions in which the substrate temperature is 100 to 600 ° C., an amorphous silicon (a-Si) forming an amorphous semiconductor thin film 73 of 10~100nm thick.
この成膜工程に用いられる原料としては、モノシラン(SiH )、ジシラン(Si )等が好適である。 The raw material used in the film forming step, monosilane (SiH 4), disilane (Si 2 H 6) and the like.
次いで、この非晶質半導体薄膜73にレーザ光を照射する等して加熱することにより多結晶化し、多結晶シリコンからなる多結晶半導体薄膜74とする。 Then, polycrystallized by heating the like is irradiated with laser light to the amorphous semiconductor thin film 73, the polycrystalline semiconductor thin film 74 of polycrystalline silicon. その他にも、400〜700℃程度でアニールすることにより非晶質半導体薄膜73を多結晶化する固相成長法を用いてもよい。 Besides, it may be used a solid phase growth method polycrystallizing an amorphous semiconductor thin film 73 by annealing at about 400 to 700 ° C..
次いで、フォトリソグラフィ法により多結晶半導体薄膜74をパターニングし、島状の半導体薄膜35とする。 Then, by patterning the polycrystalline semiconductor thin film 74 by photolithography, and island-shaped semiconductor film 35.

次いで、図6(c)に示すように、この半導体薄膜35を含む下部ゲート絶縁膜34上に、ポジ型フォトレジスト76を塗布し、下部ゲート電極33をマスクとして基板本体10Aの裏面側(下部ゲート電極33と反対側)から光Lを照射し、このフォトレジスト76を露光する。 Then, as shown in FIG. 6 (c), on the lower gate insulating film 34 including the semiconductor thin film 35, a positive photoresist 76 is applied, the back surface side of the substrate main body 10A of the lower gate electrode 33 as a mask (lower the light L irradiated from the gate electrode 33 opposite), to expose the photoresist 76.
次いで、このフォトレジスト76を現像し、このフォトレジスト76に所定形状のパターニングを施す。 Then developing the photoresist 76 is subjected to patterning in a predetermined shape on the photoresist 76. これにより、図6(d)に示すように、フォトレジスト76は、下部ゲート電極33と同じ大きさの島状のフォトレジスト76aを除いて除去される。 Thus, as shown in FIG. 6 (d), the photoresist 76 is removed except the island-shaped photoresist 76a having the same size as the lower gate electrode 33.

ここでは、このフォトレジスト76に下部ゲート電極33と同じ大きさの島状のフォトレジストを形成するために、このフォトレジスト76に適切な露光が行われる様に、光Lの光強度及び露光時間を適切に制御する必要がある。 Here, in order to form the same size as the island-shaped photoresist the lower gate electrode 33 on the photoresist 76, as appropriate exposure is performed on the photoresist 76, the light L light intensity and exposure time the need to appropriately control. これにより、フォトレジスト76は下部ゲート電極33に対応する領域のみを除いて露光され、フォトレジスト76の硬化領域は下部ゲート電極33と同じ大きさとなる。 Thus, the photoresist 76 is exposed except for only a region corresponding to the lower gate electrode 33, hardened areas of the photoresist 76 is the same size as the lower gate electrode 33.
このフォトレジスト76を現像することにより、このフォトレジスト76に下部ゲート電極33と同じ大きさの島状のフォトレジスト76aが形成される。 By developing the photoresist 76, an island-shaped photoresist 76a having the same size as the lower gate electrode 33 is formed on the photoresist 76.

次いで、図6(e)に示すように、島状のフォトレジスト76aをマスクとして、半導体薄膜35に上方より約0.1×10 13 〜10×10 13 /cm のドーズ量で低濃度の不純物イオン(リン(P)イオンまたはボロン(B)イオン)77を注入する。 Then, as shown in FIG. 6 (e), the island-shaped photoresist 76a as a mask, at a dose of about 0.1 × 10 13 ~10 × 10 13 / cm 2 from above the semiconductor thin film 35 low concentration implanting impurity ions (phosphorus (P) ions or boron (B) ions) 77.
この低濃度の不純物イオン77注入により、半導体薄膜35のうちフォトレジスト76aに覆われていない部分は上部ゲート電極33に対して自己整合的に低濃度のソース領域35b及びドレイン領域35cが形成され、フォトレジスト76aに覆われている部分は不純物イオン77注入が成されないのでチャネル領域35aとなる。 By this impurity ions 77 implanted low concentrations, which is not covered with the photoresist 76a of the semiconductor thin film 35 is the source region 35b and the drain region 35c of the self-aligned manner low concentration is formed to the upper gate electrode 33, photoresist 76a on covered by that portion serves as a channel region 35a since the impurity ions 77 implanted is not performed.

次いで、図7(f)に示すように、島状のフォトレジスト76a及び半導体薄膜35を含む下部ゲート絶縁膜34上に、プラズマCVD法等により、基板温度が100〜600℃となる条件下で、酸化珪素(SiO )、窒化珪素(Si )等からなる20〜1000nmの厚みの第1絶縁層36aを成膜する。 Then, as shown in FIG. 7 (f), on the lower gate insulating film 34 including the island-shaped photoresists 76a and the semiconductor thin film 35 by a plasma CVD method or the like, under conditions in which the substrate temperature is 100 to 600 ° C. , silicon oxide (SiO 2), forming the first insulating layer 36a of 20~1000nm thickness consisting of such as silicon nitride (Si 3 N 4).
この成膜工程に用いられる原料は、下部ゲート絶縁膜34と全く同様である。 Raw material used in the film forming step is completely the same as the lower gate insulating film 34.
この結果、島状のフォトレジスト76a上、及びこの島状のフォトレジスト76a上を除く半導体薄膜35及び下部ゲート絶縁膜34上それぞれに、第1絶縁層36aが成膜されることとなる。 As a result, the island-shaped photoresists 76a, and respectively on the semiconductor thin film 35 and the lower gate insulating film 34 except the island-shaped photoresist 76a above, so that the first insulating layer 36a is deposited.

次いで、リフトオフ法により、島状のフォトレジスト76aと該島状のフォトレジスト76上の第1絶縁層36aを除去する。 Then, by a lift-off method, removing the island-like photoresist 76a and the island-shaped first insulating layer 36a on the photoresist 76.
これにより、図7(g)に示すように、半導体薄膜35及び下部ゲート絶縁膜34上に、島状のフォトレジスト76aと平面視同一形状の開口部71を有する第1絶縁層36aが形成されることとなる。 Thus, as shown in FIG. 7 (g), on the semiconductor thin film 35 and the lower gate insulating film 34, the first insulating layer 36a having an opening 71 of the island-shaped photoresist 76a in plan view the same shape is formed The Rukoto.
次いで、図7(h)に示すように、半導体薄膜35を含む第1絶縁層36a上に、プラズマCVD法等により、基板温度が100〜600℃となる条件下で、酸化珪素(SiO )、窒化珪素(Si )等からなる20〜1000nmの厚みの第2絶縁層36bを成膜する。 Then, as shown in FIG. 7 (h), on the first insulating layer 36a including the semiconductor thin film 35 by a plasma CVD method or the like, under conditions in which the substrate temperature is 100 to 600 ° C., silicon oxide (SiO 2) , forming the second insulating layer 36b having a thickness of 20~1000nm consisting such as silicon nitride (Si 3 N 4).
この成膜工程に用いられる原料は、下部ゲート絶縁膜34と全く同様である。 Raw material used in the film forming step is completely the same as the lower gate insulating film 34. これら第1絶縁層36a及び第2絶縁層36bにより上部ゲート絶縁膜36が構成される。 These first insulating layer 36a and the second insulating layer 36b and an upper gate insulating film 36 composed.

次いで、図7(i)に示すように、第2絶縁層36b全面に、スパッタリング法等によりアルミニウム、タンタル、モリブデン、チタン、クロム等の金属、またはこれらの金属のいずれかを主成分とする合金等からなる10〜500nmの厚みの導電膜79を形成し、その後、この導電膜79をフォトリソグラフィー法によりパターニングし、上部ゲート電極37より幅が広くかつ半導体薄膜35より幅が狭い上部ゲート電極37とする。 Then, as shown in FIG. 7 (i), the second insulating layer 36b over the entire surface, aluminum by sputtering or the like, tantalum, molybdenum, titanium, a metal such as chromium or an alloy mainly containing any of these metals, consisting like to form a conductive film 79 having a thickness of 10 to 500 nm, then the conductive film 79 is patterned by photolithography, narrow upper gate electrode 37 than and the semiconductor thin film 35 wider than the upper gate electrode 37 to.

次いで、上部ゲート電極37をマスクとして、半導体薄膜35に上方より約0.1×10 15 〜10×10 15 /cm のドーズ量で高濃度の不純物イオン(リン(P)イオンまたはボロン(B)イオン)81を注入する。 Then, an upper gate electrode 37 as a mask, impurity ions (phosphorus (P) ions or boron high density at a dose of about 0.1 × 10 15 ~10 × 10 15 / cm 2 from above the semiconductor thin film 35 (B ) ions) 81 to inject.
この高濃度の不純物イオン81注入により、半導体薄膜35のうち上部ゲート電極37に覆われていない部分は上部ゲート電極37に対して自己整合的に高濃度のソース領域35d及びドレイン領域35eが形成される。 The high concentration impurity ions 81 implanted, portion not covered by the upper gate electrode 37 of the semiconductor thin film 35 is high-concentration source region 35d and a drain region 35e are formed in self-alignment with the upper gate electrode 37 that. なお、上部ゲート電極37に覆われている部分は高濃度の不純物イオン81注入が成されないので、低濃度のソース領域35b、ドレイン領域35c及びチャネル領域35aのままである。 The portion covered by the upper gate electrode 37 is the high concentration impurity ions 81 implanted is not performed, the low concentration of the source region 35b, remains in the drain region 35c and the channel region 35a.

次いで、図7(j)に示すように、上部ゲート電極37を含む第2絶縁層36b上に、プラズマCVD法等により、基板温度が100〜600℃となる条件下で、酸化珪素(SiO )、窒化珪素(Si )等からなる100〜1000nmの厚みの層間絶縁膜38を成膜する。 Then, as shown in FIG. 7 (j), on the second insulating layer 36b that includes an upper gate electrode 37 by a plasma CVD method or the like, under conditions in which the substrate temperature is 100 to 600 ° C., silicon oxide (SiO 2 ), an interlayer insulating film 38 having a thickness of 100~1000nm consisting such as silicon nitride (Si 3 N 4). この成膜工程に用いられる原料は、下部ゲート絶縁膜34、第1絶縁層36a及び第2絶縁層36bと全く同様である。 Raw material used in the film-forming step, the lower gate insulating film 34, is exactly the same as the first insulating layer 36a and the second insulating layer 36b.
次いで、層間絶縁膜38上に所定形状のフォトレジスト(図示略)を形成し、このフォトレジストをマスクとして上部ゲート絶縁膜36及び層間絶縁膜38にドライエッチングを施し、これら上部ゲート絶縁膜36及び層間絶縁膜38に、高濃度ソース領域35dに達するコンタクトホール13及び高濃度ドレイン領域35eに達するコンタクトホール14をそれぞれ形成する。 Then, a photoresist (not shown) having a predetermined shape is formed on the interlayer insulating film 38 is subjected to dry etching to the upper gate insulating film 36 and the interlayer insulating film 38 using the photoresist as a mask, these upper gate insulating film 36 and the interlayer insulating film 38, contact holes 14 reaching the contact hole 13 and the heavily doped drain region 35e reaches the high-concentration source region 35d, respectively.

次いで、層間絶縁膜38全面に、スパッタリング法等により、アルミニウム、タンタル、モリブデン、チタン、クロム等の金属、あるいはこれらの金属のうち少なくとも1種を含む合金等からなる導電膜を形成し、その後、この導電膜をフォトリソグラフィ法によりパターニングし、ソース電極6a及びドレイン電極6bとする。 Then, the interlayer insulating film 38 over the entire surface by sputtering or the like, to form aluminum, tantalum, molybdenum, titanium, a metal such as chromium, or a conductive film made of alloy containing at least one of these metals, then, the conductive film is patterned by photolithography, and the source electrode 6a and the drain electrode 6b.
以上により、nチャネル型またはpチャネル型のLDD構造のダブルゲートTFTを作製することができる。 Thus, it is possible to produce an n-channel or p-channel type double gate TFT having an LDD structure.

以上説明した様に、このLDD構造のダブルゲートTFTによれば、第1絶縁層36aのチャネル領域35aの中央部に対応する位置に、下部ゲート電極33と同じ大きさの開口部71を形成したので、下部ゲート電極33及び上部ゲート電極37によりチャネル領域35aに電圧を印加した場合に、電界は上部ゲート電極37から第1絶縁層36aの開口部71を介してチャネル領域35aの中央部付近に集中し、下部ゲート電極33から下部ゲート絶縁膜34を介してチャネル領域35aの中央部付近に集中することとなり、チャネル領域35aのソース・ドレイン端近傍の電界強度が緩和される。 As described above, according to the double gate TFT of the LDD structure, at a position corresponding to the center portion of the channel region 35a of the first insulating layer 36a, to form an opening 71 having the same size as the lower gate electrode 33 because, the lower gate electrode 33 and the upper gate electrode 37 when a voltage is applied to the channel region 35a, the electric field from the top gate electrode 37 through the opening 71 of the first insulating layer 36a in the vicinity of the center portion of the channel region 35a concentrated, it will be concentrated near the center of the channel region 35a from the lower gate electrode 33 via the lower gate insulating film 34, the source-drain terminal field strength in the vicinity of the channel region 35a is relaxed. したがって、オフリーク電流を低減することができ、さらに、耐圧性及び信頼性を向上させることができる。 Therefore, it is possible to reduce the off-leakage current, furthermore, it is possible to improve the pressure resistance and reliability.

また、チャネル領域4aの下方に下部ゲート電極2を、上方に上部ゲート電極6を、それぞれ対向配置したので、チャネルの構造を上下それぞれにチャネルを有するダブルチャネル構造とすることができる。 Further, the lower gate electrode 2 below the channel region 4a, an upper gate electrode 6 above, since each arranged opposite may be a double channel structure having a channel structure of the channel up and down respectively. したがって、チャネル領域4aの中央部へ電流を集中させることができ、オン電流を増大させることができる。 Therefore, it is possible to concentrate the current to the central portion of the channel region 4a, it is possible to increase the on-current.
さらに、LDD構造としたので、ゲート電圧に対する耐性あるいはドレイン電圧に対する耐性等の耐圧性を向上させることができ、信頼性を向上させることができる。 Furthermore, since the LDD structure, it is possible to improve the pressure resistance of the resistance, such as for resistance or the drain voltage to the gate voltage, thereby improving the reliability.

また、このダブルゲートTFTの製造方法によれば、半導体薄膜35を含む下部ゲート絶縁膜34上に、ポジ型フォトレジスト76を塗布し、下部ゲート電極33をマスクとして基板本体10Aの裏面側から光Lを照射し、このフォトレジスト76を露光して島状のフォトレジスト76aとし、このフォトレジスト76aを含む全面に第1絶縁層36aを成膜し、リフトオフ法により、島状のフォトレジスト76aと該島状のフォトレジスト76上の第1絶縁層36aを除去するので、第1絶縁層36aのチャネル領域35aの中央部に対応する位置に、下部ゲート電極33と同じ大きさの開口部71を形成することができ、オフリーク電流を低減するとともに、オン電流を増大させることができ、さらに、耐圧性及び信頼性を向上させるこ According to the manufacturing method of the double gate TFT, on the lower gate insulating film 34 including the semiconductor thin film 35, a positive photoresist 76 is applied, the light from the back side of the substrate main body 10A of the lower gate electrode 33 as a mask irradiating L, and the the island photoresist 76a by exposing the photoresist 76, the first insulating layer 36a is formed on the entire surface including the photoresist 76a, by a lift-off method, and the island-shaped photoresist 76a since removing the island-shaped first insulating layer 36a on the photoresist 76, at a position corresponding to the center portion of the channel region 35a of the first insulating layer 36a, the opening 71 of the same size as the lower gate electrode 33 can be formed while using less off-leak current, it is possible to increase the oN current, thereby further improving pressure resistance and reliability this ができるLDD構造のダブルゲートTFTを、容易にかつ低コストで作製することができる。 The double gate TFT having an LDD structure that can, can be manufactured easily and at low cost.

図8は、本発明の実施例3のnチャネル型のLDD構造のダブルゲートTFTの製造方法を示す過程図であり、この製造方法により上述した実施例2のnチャネル型のLDD構造のダブルゲートTFTが得られる。 Figure 8 is a process diagram showing a manufacturing method of the double gate TFT having an LDD structure of n-channel type according to a third embodiment of the present invention, the double-gate LDD structure of an n-channel second embodiment described above by the production process TFT is obtained.
このダブルゲートTFTの製造方法について、図8に基づき説明する。 A method for producing the double gate TFT, will be described with reference to FIG.
この製造方法においては、半導体薄膜35上に下部ゲート電極33と同じ大きさの島状のフォトレジスト76aを形成するまでは、上記実施例2と全く同様である。 In this manufacturing method, until forming the island-shaped photoresist 76a having the same size as the lower gate electrode 33 on the semiconductor thin film 35 is completely the same manner as in Example 2.

その後、図8(a)に示すように、島状のフォトレジスト76a及び半導体薄膜35を含む下部ゲート絶縁膜34上に、プラズマCVD法等により、基板温度が100〜600℃となる条件下で、酸化珪素(SiO )、窒化珪素(Si )等からなる20〜1000nmの厚みの第1絶縁層36aを成膜する。 Thereafter, as shown in FIG. 8 (a), on the lower gate insulating film 34 including the island-shaped photoresists 76a and the semiconductor thin film 35 by a plasma CVD method or the like, under conditions in which the substrate temperature is 100 to 600 ° C. , silicon oxide (SiO 2), forming the first insulating layer 36a of 20~1000nm thickness consisting of such as silicon nitride (Si 3 N 4).
この成膜工程に用いられる原料は、下部ゲート絶縁膜34と全く同様である。 Raw material used in the film forming step is completely the same as the lower gate insulating film 34.
この結果、島状のフォトレジスト76a上、及びこの島状のフォトレジスト76a上を除く半導体薄膜35及び下部ゲート絶縁膜34上それぞれに、第1絶縁層36aが成膜されることとなる。 As a result, the island-shaped photoresists 76a, and respectively on the semiconductor thin film 35 and the lower gate insulating film 34 except the island-shaped photoresist 76a above, so that the first insulating layer 36a is deposited.

次いで、図8(b)に示すように、島状のフォトレジスト76a及び第1絶縁層36aをマスクとして、半導体薄膜35に上方より約0.1×10 13 〜10×10 13 /cm 2のドーズ量で低濃度の不純物イオン(リン(P)イオンまたはボロン(B)イオン)77を注入する。 Then, as shown in FIG. 8 (b), the island-shaped photoresists 76a and the first insulating layer 36a as a mask, above the approximately 0.1 × 10 13 ~10 × 10 13 / cm 2 on the semiconductor thin film 35 implanting low-concentration impurity ions (phosphorus (P) ions or boron (B) ions) 77 a dose.
この低濃度の不純物イオン77注入により、半導体薄膜35のうち第1絶縁層36aのみにより覆われている部分は上部ゲート電極33に対して自己整合的に低濃度のソース領域35b及びドレイン領域35cが形成され、フォトレジスト76a及び第1絶縁層36aに覆われている部分は不純物イオン77注入が成されないのでチャネル領域35aとなる。 The low concentration impurity ions 77 implanted, the first portion covered only by the insulating layer 36a of the semiconductor thin film 35 is self-aligned manner low concentration source region 35b and the drain region 35c is to the upper gate electrode 33 is formed, a channel region 35a since the photoresist 76a and the first portion covered with the insulating layer 36a is not made the impurity ions 77 implanted.

リフトオフ法により、島状のフォトレジスト76aと該島状のフォトレジスト76上の第1絶縁層36aを除去する工程以降は、実施例2のダブルゲートTFTの製造方法と全く同様である。 By the lift-off method, since the step of removing the island-like photoresist 76a and the island-shaped first insulating layer 36a on the photoresist 76, is exactly the same as the manufacturing method of the double gate TFT of Example 2.
このダブルゲートTFTの製造方法においても、実施例2のダブルゲートTFTの製造方法と全く同様、オフリーク電流を低減することができ、オン電流を増大させることができ、耐圧性及び信頼性を向上させることができるダブルゲートTFTを、容易にかつ低コストで作製することができる。 In the manufacturing method of the double gate TFT, exactly the same as the manufacturing method of the double gate TFT of Example 2, it is possible to reduce the off-leakage current, it is possible to increase the ON current, to improve the pressure resistance and reliability the double gate TFT which can can be manufactured easily and at low cost.

図9は、本発明の実施例4のnチャネル型またはpチャネル型のLDD構造のダブルゲートTFT(Thin-Film Transistor)(薄膜半導体装置)を示す断面図である。 Figure 9 is a sectional view showing a double gate TFT having an LDD structure of n-channel type or p-channel type of the fourth embodiment of the present invention (Thin-Film Transistor) (thin film semiconductor device).
このダブルゲートTFTが、実施例2のダブルゲートTFTと異なる点は、実施例2のダブルゲートTFTでは、第1絶縁層36aのチャネル領域35aの中央部に対応する位置に、下部ゲート電極33と同じ大きさの開口部71を形成したのに対し、本実施例4のダブルゲートTFTでは、第1絶縁層36aのチャネル領域35aの中央部に対応する位置に、下部ゲート電極33より幅が狭い開口部91を形成した点であり、それ以外の構成要素については実施例2のTFTと全く同様である。 The double gate TFT is different from the double gate TFT of Example 2, the double gate TFT of Example 2, at a position corresponding to the center portion of the channel region 35a of the first insulating layer 36a, and the lower gate electrode 33 while the formation of the opening 71 of the same size, the double gate TFT of the present embodiment 4, at a position corresponding to the center portion of the channel region 35a of the first insulating layer 36a, is narrower than the lower gate electrode 33 it is the point of forming the opening 91, is exactly the same as TFT of example 2 in the case of other components.

このダブルゲートTFTでは、第1絶縁層36aのチャネル領域35aの中央部に対応する位置に、下部ゲート電極33より幅が狭い開口部91を形成したことにより、下部ゲート電極33及び上部ゲート電極37によりチャネル領域35aに電圧を印加した場合に、電界は上部ゲート電極37から第1絶縁層36aの開口部91を介してチャネル領域35aの中央部付近に集中し、下部ゲート電極33から下部ゲート絶縁膜34を介してチャネル領域35aの中央部付近に集中する。 In the double gate TFT, a position corresponding to the central portion of the channel region 35a of the first insulating layer 36a, by width than the lower gate electrode 33 has a narrow opening 91, the lower gate electrode 33 and the upper gate electrode 37 when a voltage is applied to the channel region 35a, the electric field is concentrated in the vicinity of the center portion of the channel region 35a from the upper gate electrode 37 through the opening 91 of the first insulating layer 36a, the lower gate insulating from the lower gate electrode 33 by concentrated in the vicinity of the center portion of the channel region 35a through the film 34.

これにより、チャネル領域35aのソース・ドレイン端近傍の電界強度が緩和され、オフリーク電流が大きく低減され、さらに、耐圧性及び信頼性がさらに向上する。 Thus, the source-drain terminal field strength in the vicinity of the channel region 35a is reduced, the off-leakage current is greatly reduced, further, pressure resistance and reliability is further improved.
また、チャネル領域35aの下方に下部ゲート電極33を、上方に上部ゲート電極37を、それぞれ対向配置したことにより、チャネルの構造が上下それぞれにチャネルを有するダブルチャネル構造となり、単位面積当たりの電流密度が高まり、オン電流が増大する。 Further, the lower gate electrode 33 below the channel region 35a, an upper gate electrode 37 upward, by which respectively opposed, become double channel structure structure of channels have a channel up and down, respectively, the current density per unit area is increased, the on-current is increased.

このダブルゲートTFTの製造方法は、ポジ型フォトレジスト76の露光条件を除いて上記実施例2と全く同様である。 Manufacturing method of the double gate TFT is exactly the same as in Example 2 except for the exposure condition of the positive photoresist 76.
この露光条件は、上記実施例2では、露光過多や露光不足にならない適切な露光条件を選択したのに対し、本実施例では、光強度、露光時間の少なくとも一方を大きくする「露光過多」を選択する。 The exposure conditions, in the second embodiment, whereas the select an appropriate exposure condition not to overexposure or underexposure, in the present embodiment, the light intensity, the "overexposure" in which at least one of increasing the exposure time select. 露光過多の場合、図10に示すように、マスクとなる下部ゲート電極33の裏側に回り込む光Lの光量が増加し、ポジ型フォトレジスト76の硬化領域92は下部ゲート電極33の幅より狭くなる。 If overexposed, as shown in FIG. 10, the light amount of the light L is increased to around to the back side of the lower gate electrode 33 as a mask, the curing region 92 of the positive photoresist 76 is narrower than the width of the lower gate electrode 33 . よって、島状のポジ型フォトレジスト76aとなるフォトレジスト76の硬化領域92は下部ゲート電極33の幅より狭くなる。 Therefore, the curing region 92 of the photoresist 76 as a island-like positive photoresist 76a becomes narrower than the width of the lower gate electrode 33.

したがって、フォトレジスト76を露光過多とすることにより、下部ゲート電極33より幅の狭い島状のポジ型フォトレジストを形成することができ、この島状のポジ型フォトレジストを用いて、第1絶縁層36aのチャネル領域35aの中央部に対応する位置に、下部ゲート電極33より幅が狭い開口部91を形成することができる。 Accordingly, by using the photoresist 76 as overexposure can form a narrow island positive photoresist width than the lower gate electrode 33, with the island-shaped positive photoresist, the first insulating at a position corresponding to the center portion of the channel region 35a of the layer 36a, it can be wider than the lower gate electrode 33 to form a narrow opening 91.

このダブルゲートTFTによれば、第1絶縁層36aのチャネル領域35aの中央部に対応する位置に、下部ゲート電極33より幅が狭い開口部91を形成したので、オフリーク電流を低減することができ、オン電流を大きく増大させることができ、耐圧性及び信頼性をさらに向上させることができる。 According to the double gate TFT, a position corresponding to the central portion of the channel region 35a of the first insulating layer 36a, the width from the lower gate electrode 33 has a narrow opening 91, it is possible to reduce the off-leakage current , it is possible to increase the oN current increases, it is possible to further improve the pressure resistance and reliability.

図11は、本発明の実施例5のnチャネル型またはpチャネル型のLDD構造のダブルゲートTFT(Thin-Film Transistor)(薄膜半導体装置)を示す断面図である。 Figure 11 is a sectional view showing a double gate TFT having an LDD structure of n-channel type or p-channel type fifth embodiment of the present invention (Thin-Film Transistor) (thin film semiconductor device).
このダブルゲートTFTが、実施例2のダブルゲートTFTと異なる点は、実施例2のダブルゲートTFTでは、第1絶縁層36aのチャネル領域35aの中央部に対応する位置に、下部ゲート電極33と同じ大きさの開口部71を形成したのに対し、本実施例5のダブルゲートTFTでは、第1絶縁層36aのチャネル領域35aの中央部に対応する位置に、下部ゲート電極33より幅が広い開口部101を形成した点であり、それ以外の構成要素については実施例2のTFTと全く同様である。 The double gate TFT is different from the double gate TFT of Example 2, the double gate TFT of Example 2, at a position corresponding to the center portion of the channel region 35a of the first insulating layer 36a, and the lower gate electrode 33 while the formation of the opening 71 of the same size, the double gate TFT of the present embodiment 5, the position corresponding to the central portion of the channel region 35a of the first insulating layer 36a, is wider than the lower gate electrode 33 and in that the formation of the opening 101 is completely the same as that of the TFT of example 2 in the case of other components.

このダブルゲートTFTでは、チャネル領域35aのソース・ドレイン端近傍の電界強度が緩和され、オフリーク電流が大きく低減され、さらに、耐圧性及び信頼性がさらに向上する。 In the double gate TFT, the source-drain terminal field strength in the vicinity of the channel region 35a is reduced, the off-leakage current is greatly reduced, further, pressure resistance and reliability is further improved.
また、チャネル領域35aの下方に下部ゲート電極33を、上方に上部ゲート電極37を、それぞれ対向配置したことにより、チャネルの構造が上下それぞれにチャネルを有するダブルチャネル構造となり、単位面積当たりの電流密度が高まり、オン電流が増大する。 Further, the lower gate electrode 33 below the channel region 35a, an upper gate electrode 37 upward, by which respectively opposed, become double channel structure structure of channels have a channel up and down, respectively, the current density per unit area is increased, the on-current is increased.

このダブルゲートTFTの製造方法は、ポジ型フォトレジスト76の露光条件を除いて上記実施例2と全く同様である。 Manufacturing method of the double gate TFT is exactly the same as in Example 2 except for the exposure condition of the positive photoresist 76.
この露光条件は、上記実施例2では、露光過多や露光不足にならない適切な露光条件を選択したのに対し、本実施例では、光強度、露光時間の少なくとも一方を小さくする「露光不足」を選択する。 The exposure conditions, in the second embodiment, whereas the select an appropriate exposure condition not to overexposure or underexposure, in the present embodiment, the light intensity, the 'underexposure' to reduce at least one of exposure time select. 露光不足の場合、図12に示すように、マスクとなる下部ゲート電極33の裏側には光Lが回り込まず、ポジ型フォトレジスト76の硬化領域92は下部ゲート電極33の幅より広くなる。 If underexposed, as shown in FIG. 12, on the back side of the lower gate electrode 33 as a mask without light L wrap, curing region 92 of the positive photoresist 76 is wider than the width of the lower gate electrode 33. よって、島状のポジ型フォトレジスト76aとなるフォトレジスト76の硬化領域92は下部ゲート電極33の幅より広くなる。 Therefore, the curing region 92 of the photoresist 76 as a island-like positive photoresist 76a becomes wider than the width of the lower gate electrode 33.

したがって、この露光不足のフォトレジスト76を現像することにより、このフォトレジスト76の非硬化領域が除去されるので、下部ゲート電極33より幅の広い島状のポジ型フォトレジストが形成されることとなる。 Therefore, by developing the photoresist 76 in the underexposed, the uncured regions of the photoresist 76 is removed, and the wide islands of positive photoresist width than the lower gate electrode 33 is formed Become.
また、露光条件によらず、露光後の現像処理時間を長くしたり、あるいは、現像時の現像液の温度を通常よりも高くすることで、同様に、下部ゲート電極33より幅の広い島状のポジ型フォトレジストが形成される。 Further, regardless of the exposure conditions, or a longer development time after exposure, or the temperature of the developing solution upon development is made higher than normal, similarly, wide island width than the lower gate electrode 33 of positive photoresist is formed. 本発明においては、いずれの方法を用いてもよい。 In the present invention, any method may be used.

このダブルゲートTFTによれば、第1絶縁層36aのチャネル領域35aの中央部に対応する位置に、下部ゲート電極33より幅が広い開口部101を形成したので、オフリーク電流をさらに低減することができ、オン電流を増大させることができ、耐圧性及び信頼性をさらに向上させることができる。 According to the double gate TFT, a position corresponding to the central portion of the channel region 35a of the first insulating layer 36a, since the formation of the opening 101 is wider than the lower gate electrode 33, it possible to further reduce the off-leakage current can, it is possible to increase the oN current, it is possible to further improve the pressure resistance and reliability.

図13は、本発明の実施例6のnチャネル型またはpチャネル型のLDD構造のダブルゲートTFT(Thin-Film Transistor)(薄膜半導体装置)を示す断面図である。 Figure 13 is a sectional view showing a double gate TFT having an LDD structure of n-channel type or p-channel type sixth embodiment of the present invention (Thin-Film Transistor) (thin film semiconductor device).
このダブルゲートTFTが、実施例1のダブルゲートTFTと異なる点は、実施例1のダブルゲートTFTでは、上部ゲート絶縁膜36を第1及び第2絶縁層36a、36bの2層構造とし、第1絶縁層36aのチャネル領域35aの中央部に対応する位置に開口部39を形成したのに対し、本実施例6のダブルゲートTFTでは、上部ゲート絶縁膜(第2の絶縁膜)を単層構造とし、この上部ゲート絶縁膜111の厚みを、チャネル領域35aの中央部に対応する中央部分111aの厚みが、このチャネル領域35aのソース・ドレイン端近傍に対応する周辺部分111bの厚みより薄くなるようにした点であり、それ以外の構成要素については実施例1のダブルゲートTFTと全く同様である。 The double gate TFT is different from the double gate TFT of Example 1, the double gate TFT of Example 1, and the upper gate insulating film 36 the first and second insulating layers 36a, a two-layer structure of 36b, the monolayer whereas the formation of the opening 39 at a position corresponding to the central portion of the channel region 35a of the first insulating layer 36a, the double gate TFT of the present embodiment 6, the upper gate insulating film (second insulating film) the structure, the thickness of the upper gate insulating film 111, the thickness of the central portion 111a corresponding to the central portion of the channel region 35a is made thinner than the thickness of the peripheral portion 111b corresponding to the source and drain near edge of the channel region 35a as is in the points, it is exactly the same as the double gate TFT of example 1 in the case of other components.

このダブルゲートTFTでは、上部ゲート絶縁膜111の厚みを、チャネル領域35aの中央部に対応する中央部分111aの厚みが、このチャネル領域35aのソース・ドレイン端近傍に対応する周辺部分111bの厚みより薄くなるようにしたので、オフリーク電流が低減され、さらに、耐圧性及び信頼性が向上する。 In the double gate TFT, the thickness of the upper gate insulating film 111, the thickness of the central portion 111a corresponding to the central portion of the channel region 35a is, than the thickness of the peripheral portion 111b corresponding to the source and drain near edge of the channel region 35a since as thinner, the off-leakage current is reduced, further, pressure resistance and reliability is improved.
また、チャネルの構造が上下それぞれにチャネルを有するダブルチャネル構造となり、単位面積当たりの電流密度が高まり、オン電流が増大する。 Further, it is a double channel structure structure of channels have a channel up and down respectively, increased current density per unit area, on-current is increased.

次に、このダブルゲートTFTの製造方法について、図14及び図15に基づき説明する。 Next, a manufacturing method of the double gate TFT, will be described with reference to FIGS. 14 and 15.
この製造方法においては、半導体薄膜35に低濃度の不純物イオン77を注入し、チャネル領域35aの両側それぞれに低濃度ソース領域35b及び低濃度ドレイン領域35cを形成するまでは、上記実施例2と全く同様である。 In this manufacturing method, by injecting low concentrations of impurity ions 77 into the semiconductor thin film 35, the respective sides of the channel region 35a until forming a lightly doped source region 35b and the lightly doped drain region 35c is exactly the above Example 2 it is the same.
その後、図14(a)に示すように、半導体薄膜35を含む下部ゲート絶縁膜34上に、プラズマCVD法等により、基板温度が100〜600℃となる条件下で、酸化珪素(SiO )、窒化珪素(Si )等からなる10〜50nmの厚みの上部ゲート絶縁膜111を成膜する。 Thereafter, as shown in FIG. 14 (a), on the lower gate insulating film 34 including the semiconductor thin film 35 by a plasma CVD method or the like, under conditions in which the substrate temperature is 100 to 600 ° C., silicon oxide (SiO 2) , forming the upper gate insulating film 111 having a thickness of 10~50nm consisting such as silicon nitride (Si 3 N 4).

次いで、図14(b)に示すように、上部ゲート絶縁膜111上に、ネガ型フォトレジスト112を塗布し、下部ゲート電極33をマスクとして基板本体10Aの裏面側(下部ゲート電極33と反対側)から光Lを照射し、このフォトレジスト112を露光する。 Then, as shown in FIG. 14 (b), on the upper gate insulating film 111, the negative photoresist 112 is applied, the back surface side of the substrate main body 10A of the lower gate electrode 33 as a mask (the lower gate electrode 33 opposite ) the light L irradiated from exposing the photoresist 112.
次いで、このフォトレジスト112を現像する。 Then developing the photoresist 112. これにより、図14(c)に示すように、フォトレジスト112には、下部ゲート電極33と同じ大きさの開口部113が形成される。 Thus, as shown in FIG. 14 (c), the photoresist 112, the opening 113 of the same size as the lower gate electrode 33 is formed.

ここでは、このフォトレジスト112に下部ゲート電極33と同じ大きさの開口部113を形成するために、上記実施例2と同様、適切な露光が行われる様に、光Lの光強度及び露光時間を適切に制御する必要がある。 Here, in order to form the opening 113 of the same size as the lower gate electrode 33 on the photoresist 112, as in Example 2, as appropriate exposure is performed, the light intensity and exposure time of the light L the need to appropriately control. これにより、フォトレジスト112は下部ゲート電極33に対応する領域のみを除いて露光され、フォトレジスト112の非硬化領域は下部ゲート電極33と同じ大きさとなる。 Thus, the photoresist 112 is exposed except for only a region corresponding to the lower gate electrode 33, the non-hardened areas of the photoresist 112 is the same size as the lower gate electrode 33.
このフォトレジスト112を現像することにより、このフォトレジスト112に下部ゲート電極33と同じ大きさの開口部113が形成される。 By developing the photoresist 112, the opening 113 of the same size as the lower gate electrode 33 is formed on the photoresist 112.

次いで、図15(d)に示すように、このフォトレジスト112をマスクとして上部ゲート絶縁膜111にドライエッチング等の異方性エッチングを施し、この上部ゲート絶縁膜111にフォトレジスト112の開口部113と平面視同一形状の凹部114を形成する。 Then, as shown in FIG. 15 (d), subjected to anisotropic etching such as dry etching on the upper gate insulating film 111 using the photoresist 112 as a mask, the opening 113 of the photoresist 112 on the upper gate insulating film 111 and to form a recess 114 in plan view the same shape.
次いで、このフォトレジスト112を剥離することにより、図15(e)に示すように、この凹部114が形成された上部ゲート絶縁膜111は、チャネル領域35aの中央部に対応する中央部分111aの厚みが、このチャネル領域35aの低濃度ソース領域35b及び低濃度ドレイン領域35cの近傍に対応する周辺部分111bの厚みより薄い上部ゲート絶縁膜111となる。 Then, by peeling the photoresist 112, as shown in FIG. 15 (e), the upper gate insulating film 111 the recess 114 is formed, the thickness of the central portion 111a corresponding to the central portion of the channel region 35a but the thin upper gate insulating film 111 than the thickness of the peripheral portion 111b corresponding to the vicinity of the low-concentration source region 35b and the lightly doped drain region 35c of the channel region 35a.

この上部ゲート絶縁膜111上に所定形状の上部ゲート電極37を形成する工程以降は、上記実施例2と全く同様であるから、説明を省略する。 Since this is after forming an upper gate electrode 37 having a predetermined shape on the upper gate insulating film 111 is completely the same manner as in Example 2, the description thereof is omitted.
以上により、単層構造の上部ゲート絶縁膜111の厚みを、チャネル領域35aの中央部に対応する部分の厚みが、このチャネル領域35aのソース・ドレイン端近傍に対応する部分の厚みより薄くなるようにしたnチャネル型のLDD構造のダブルゲートTFTを作製することができる。 Thus, the thickness of the upper gate insulating film 111 of a single-layer structure, so that the thickness of the portion corresponding to the central portion of the channel region 35a is made thinner than the thickness of the portion corresponding to the source and drain near edge of the channel region 35a it can be manufactured n-channel type double gate TFT having an LDD structure of you.

以上説明した様に、このダブルゲートTFTによれば、単層構造の上部ゲート絶縁膜111の厚みを、チャネル領域35aの中央部に対応する中央部分111aの厚みが、このチャネル領域35aのソース・ドレイン端近傍に対応する周辺部分111bの厚みより薄くなるようにしたので、実施例1のダブルゲートTFTと全く同様の効果を奏することができる。 As described above, according to the double gate TFT, the thickness of the upper gate insulating film 111 of a single-layer structure, the thickness of the central portion 111a corresponding to the central portion of the channel region 35a, the source of the channel region 35a since was made to be thinner than the thickness of the peripheral portion 111b corresponding to the drain end vicinity, it is possible to achieve the same effect as the double gate TFT of example 1.

また、このダブルゲートTFTの製造方法によれば、半導体薄膜35を含む下部ゲート絶縁膜34上に厚みのある上部ゲート絶縁膜111を成膜し、下部ゲート電極33と同じ大きさの開口部113が形成されたネガ型フォトレジスト112をマスクとして上部ゲート絶縁膜111にドライエッチング等の異方性エッチングを施し、この上部ゲート絶縁膜111にフォトレジスト112の開口部113と平面視同一形状の凹部114を形成するので、上部ゲート絶縁膜111の成膜が1回の工程で済み、工程が簡単化され、製造コストの低減を図ることができる。 According to the manufacturing method of the double gate TFT, the upper gate insulating film 111 with a thickness is deposited on the lower gate insulating film 34 including the semiconductor thin film 35, the opening 113 of the same size as the lower gate electrode 33 recess but subjected to anisotropic etching such as dry etching the upper gate insulating film 111 a negative photoresist 112 formed as a mask, the opening 113 in plan view the same shape of the photoresist 112 on the upper gate insulating film 111 since forming the 114, requires the formation of the upper gate insulating film 111 in a single step, process is simplified, it is possible to reduce the manufacturing cost.

[電子機器] [Electronics]
次に、本発明の上記実施例1〜6のLDD構造のダブルゲートTFTを備えた電気光学装置を有する電子機器の具体例について説明する。 Next, a specific example of an electronic apparatus having the electro-optical device having a double-gate TFT having an LDD structure of Examples 1-6 of the present invention.
図16は、携帯電話の一例を示した斜視図である。 Figure 16 is a perspective view showing an example of a cellular phone. 図16において、500は携帯電話本体を示し、501は前記のダブルゲートTFTを備えた液晶装置(電気光学装置)の液晶表示部を示している。 16, 500 denotes a cellular phone body, 501 denotes a liquid crystal display unit of a liquid crystal device having the double gate TFT of (electro-optical device).
図16に示す電子機器は、上記実施例のLDD構造のダブルゲートTFTを備えた液晶装置を有するものであるので、性能に優れたものとなる。 The electronic device illustrated in FIG. 16, since those having a liquid crystal device having a double-gate TFT having an LDD structure of the above embodiment, and is excellent in performance.

本発明の実施例1の液晶装置の画像表示領域の等価回路を示す等価回路図である。 Is an equivalent circuit diagram showing an equivalent circuit of the image display region of the liquid crystal device of Example 1 of the present invention. 本発明の実施例1の液晶装置のTFTアレイ基板の要部を示す拡大平面図である。 Is an enlarged plan view showing an essential part of the TFT array substrate of the liquid crystal device of Example 1 of the present invention. 本発明の実施例1の液晶装置の断面構造を示す断面図である。 It is a sectional view showing the sectional structure of the liquid crystal device of Example 1 of the present invention. 本発明の実施例1のLDD構造のダブルゲートTFTを示す断面図である。 The double gate TFT having an LDD structure of Embodiment 1 of the present invention is a cross-sectional view illustrating. 本発明の実施例2のLDD構造のダブルゲートTFTを示す断面図である。 The double gate TFT having an LDD structure of Embodiment 2 of the present invention is a cross-sectional view illustrating. 本発明の実施例2のLDD構造のダブルゲートTFTの製造方法を示す過程図である。 A process diagram showing a manufacturing method of the double gate TFT having an LDD structure of Embodiment 2 of the present invention. 本発明の実施例2のLDD構造のダブルゲートTFTの製造方法を示す過程図である。 A process diagram showing a manufacturing method of the double gate TFT having an LDD structure of Embodiment 2 of the present invention. 本発明の実施例3のLDD構造のダブルゲートTFTの製造方法を示す過程図である。 A process diagram showing a manufacturing method of the double gate TFT having an LDD structure of Embodiment 3 of the present invention. 本発明の実施例4のLDD構造のダブルゲートTFTを示す断面図である。 The double gate TFT having an LDD structure of Embodiment 4 of the present invention is a cross-sectional view illustrating. 本発明の実施例4のLDD構造のダブルゲートTFTの製造方法を示す断面図である。 The method for producing a double gate TFT having an LDD structure of Embodiment 4 of the present invention is a cross-sectional view illustrating. 本発明の実施例5のLDD構造のダブルゲートTFTを示す断面図である。 The double gate TFT having an LDD structure of Embodiment 5 of the present invention is a cross-sectional view illustrating. 本発明の実施例5のLDD構造のダブルゲートTFTの製造方法を示す断面図である。 The method for producing a double gate TFT having an LDD structure of Embodiment 5 of the present invention is a cross-sectional view illustrating. 本発明の実施例6のLDD構造のダブルゲートTFTを示す断面図である。 The double gate TFT having an LDD structure of Embodiment 6 of the present invention is a cross-sectional view illustrating. 本発明の実施例6のLDD構造のダブルゲートTFTの製造方法を示す過程図である。 A process diagram showing a manufacturing method of the double gate TFT having an LDD structure of Embodiment 6 of the present invention. 本発明の実施例6のLDD構造のダブルゲートTFTの製造方法を示す過程図である。 A process diagram showing a manufacturing method of the double gate TFT having an LDD structure of Embodiment 6 of the present invention. 本発明の実施例1〜6のLDD構造のダブルゲートTFTを備えた液晶装置の液晶表示部を有する携帯電話の一例を示す図である。 Is a diagram showing an example of a cellular phone including a liquid crystal display unit of a liquid crystal device having a double-gate TFT having an LDD structure of Examples 1 to 6 of the present invention.

符号の説明 DESCRIPTION OF SYMBOLS


10A 透光性を有する基板本体(透光性基板) Substrate body having a 10A translucency (light transmitting substrate)
33 下部ゲート電極(第1のゲート電極) 33 lower gate electrode (first gate electrode)
34 下部ゲート絶縁膜(第1の絶縁膜) 34 lower gate insulating film (first insulating film)
35 半導体薄膜 35a チャネル領域 35b 低濃度ソース領域 35c 低濃度ドレイン領域 35d 高濃度ソース領域 35e 高濃度ドレイン領域 36 上部ゲート絶縁膜(第2の絶縁膜) 35 semiconductor thin film 35a channel region 35b lightly doped source region 35c lightly doped drain region 35d high concentration source region 35e high concentration drain region 36 upper gate insulating film (second insulating film)
36a 第1絶縁層 36b 第2絶縁層 37 上部ゲート電極(第2のゲート電極) 36a first insulating layer 36b second insulating layer 37 upper gate electrode (second gate electrode)
38 層間絶縁膜 39 開口部 71 開口部 76 ポジ型フォトレジスト 76a 硬化領域 77 低濃度の不純物イオン 81 高濃度の不純物イオン 91 開口部 111 上部ゲート絶縁膜(第2の絶縁膜) 38 interlayer insulating film 39 opening 71 opening 76 positive photoresist 76a curing region 77 low concentration of impurity ion 81 high concentration impurity ions 91 openings 111 upper gate insulating film (second insulating film)
111a 中央部分 111b 周辺部分 112 ネガ型フォトレジスト 113 開口部 114 凹部 111a central part 111b peripheral portion 112 a negative photoresist 113 opening 114 recessed portion

Claims (9)

  1. 第1の絶縁膜、チャネル領域、ソース領域及びドレイン領域を有する半導体薄膜、第2の絶縁膜が順次積層され、 The first insulating film, a channel region, a semiconductor thin film having a source region and a drain region, the second insulating film are sequentially laminated,
    前記チャネル領域に、前記第1の絶縁膜を介して第1のゲート電極が対向配置されるとともに、前記第2の絶縁膜を介して第2のゲート電極が対向配置され、前記ソース領域及びドレイン領域には、それぞれ不純物濃度が相対的に高い高濃度領域と不純物濃度が相対的に低い低濃度領域とが形成されてなる薄膜半導体装置において、 It said channel region, through said first insulating film with the first gate electrode are opposed, the second gate electrode are opposed through the second insulating film, the source region and the drain the region, in the thin film semiconductor device and the relatively high impurity concentration high concentration region and the impurity concentration is relatively low low density regions, respectively, which are formed,
    前記第2の絶縁膜は、前記チャネル領域の中央部に対応する部分の厚みが、前記チャネル領域の前記ソース領域及びドレイン領域それぞれの近傍に対応する部分の厚みより薄いことを特徴とする薄膜半導体装置。 The second insulating film, the thickness of the portion corresponding to the central portion of the channel region, a thin film semiconductor, wherein a thinner than the thickness of the source region and the drain region portion corresponding to the vicinity of each of the channel region apparatus.
  2. 前記第2の絶縁膜は、前記半導体薄膜上に形成される第1の絶縁層と、該第1の絶縁層上に形成される第2の絶縁層とを備え、 The second insulating film, wherein comprises a first insulating layer formed on the semiconductor thin film, a second insulating layer formed on the first insulating layer,
    前記第1の絶縁層の前記チャネル領域に対応する位置には、前記第1のゲート電極と同じ大きさの開口部が形成されていることを特徴とする請求項1記載の薄膜半導体装置。 Wherein the first position corresponding to the channel region of the insulating layer, a thin film semiconductor device according to claim 1, wherein the opening of the same size as the first gate electrode is formed.
  3. 前記第2の絶縁膜は、前記半導体薄膜上に形成される第1の絶縁層と、該第1の絶縁層上に形成される第2の絶縁層とを備え、 The second insulating film, wherein comprises a first insulating layer formed on the semiconductor thin film, a second insulating layer formed on the first insulating layer,
    前記第1の絶縁層の前記チャネル領域に対応する位置には、前記第1のゲート電極より狭い開口部が形成されていることを特徴とする請求項1記載の薄膜半導体装置。 Wherein the first insulating layer and the channel corresponding to the area position of the thin film semiconductor device according to claim 1, wherein the narrow opening than the first gate electrode is formed.
  4. 前記第2の絶縁膜は、前記半導体薄膜上に形成される第1の絶縁層と、該第1の絶縁層上に形成される第2の絶縁層とを備え、 The second insulating film, wherein comprises a first insulating layer formed on the semiconductor thin film, a second insulating layer formed on the first insulating layer,
    前記第1の絶縁層の前記チャネル領域に対応する位置には、前記第1のゲート電極より広い開口部が形成されていることを特徴とする請求項1記載の薄膜半導体装置。 Wherein the first insulating layer and the channel corresponding to the area position of the thin film semiconductor device according to claim 1, wherein the wide opening than the first gate electrode is formed.
  5. 第1の絶縁膜、チャネル領域、ソース領域及びドレイン領域を有する半導体薄膜、第1及び第2の絶縁層からなる第2の絶縁膜が順次積層され、 The first insulating film, a channel region, a semiconductor thin film having a source region and a drain region, a second insulating film made of the first and second insulating layers are sequentially laminated,
    前記チャネル領域に、前記第1の絶縁膜を介して第1のゲート電極が対向配置されるとともに、前記第2の絶縁膜を介して第2のゲート電極が対向配置され、前記ソース領域及びドレイン領域には、それぞれ不純物濃度が相対的に高い高濃度領域と不純物濃度が相対的に低い低濃度領域とが形成されてなる薄膜半導体装置の製造方法であって、 It said channel region, through said first insulating film with the first gate electrode are opposed, the second gate electrode are opposed through the second insulating film, the source region and the drain the region, respectively a method of manufacturing a thin film semiconductor device is relatively high high-concentration region and the impurity concentration of the impurity concentration becomes formed with relatively low low concentration region,
    透光性基板上に、遮光性を有する第1のゲート電極を形成する工程と、 On a transparent substrate, forming a first gate electrode having a light shielding property,
    前記第1のゲート電極を含む前記透光性基板上に、第1の絶縁膜、半導体薄膜を順次積層する工程と、 Wherein on a transparent substrate, a first insulating film including the first gate electrode, a step of sequentially laminating a semiconductor thin film,
    前記半導体薄膜上にポジ型フォトレジストを塗布する工程と、 A step of applying a positive photoresist on the semiconductor thin film,
    前記透光性基板の裏面側から前記第1のゲート電極をマスクとして前記フォトレジストを露光し、所定形状にパターニングする工程と、 Wherein said first gate electrode from the back side of the transparent substrate by exposing the photoresist as a mask, and patterning into a predetermined shape,
    このパターニングされたフォトレジストをマスクとして前記半導体薄膜に低濃度の不純物を注入する工程と、 Implanting low-concentration impurity into the semiconductor thin film using the patterned photoresist as a mask,
    これらパターニングされたフォトレジスト及び半導体薄膜を含む第1の絶縁膜上に第1の絶縁層を成膜する工程と、 A step of forming a first insulating layer on the first insulating film including these patterned photoresist and the semiconductor thin film,
    リフトオフ法により前記パターニングされたフォトレジストと該フォトレジスト上の前記第1の絶縁層を除去し、該第1の絶縁層の前記半導体薄膜のチャネル領域の中央部に対応する部分を開口部とする工程と、 By lift-off to remove the first insulating layer on the photoresist and the photoresist that is the patterning, the portion corresponding to the central portion of the channel region of the semiconductor thin film of the first insulating layer and the opening and a step,
    残部の第1の絶縁層を含む前記半導体薄膜上に第2の絶縁層を形成する工程と、 Forming a second insulating layer on the semiconductor thin film including a first insulating layer of the balance,
    この第2の絶縁層上に前記第1のゲート電極より幅広の第2のゲート電極を形成する工程と、 Forming a second gate electrode wider than the first gate electrode on the second insulating layer,
    この第2のゲート電極をマスクとして、前記半導体薄膜に高濃度の不純物を注入する工程と、 The second gate electrode as a mask, implanting a high concentration of impurity into the semiconductor thin film,
    を有することを特徴とする薄膜半導体装置の製造方法。 Method of manufacturing a thin film semiconductor device characterized in that it comprises a.
  6. 第1の絶縁膜、チャネル領域、ソース領域及びドレイン領域を有する半導体薄膜、第1及び第2の絶縁層からなる第2の絶縁膜が順次積層され、 The first insulating film, a channel region, a semiconductor thin film having a source region and a drain region, a second insulating film made of the first and second insulating layers are sequentially laminated,
    前記チャネル領域に、前記第1の絶縁膜を介して第1のゲート電極が対向配置されるとともに、前記第2の絶縁膜を介して第2のゲート電極が対向配置され、前記ソース領域及びドレイン領域には、それぞれ不純物濃度が相対的に高い高濃度領域と不純物濃度が相対的に低い低濃度領域とが形成されてなる薄膜半導体装置の製造方法であって、 It said channel region, through said first insulating film with the first gate electrode are opposed, the second gate electrode are opposed through the second insulating film, the source region and the drain the region, respectively a method of manufacturing a thin film semiconductor device is relatively high high-concentration region and the impurity concentration of the impurity concentration becomes formed with relatively low low concentration region,
    透光性基板上に、遮光性を有する第1のゲート電極を形成する工程と、 On a transparent substrate, forming a first gate electrode having a light shielding property,
    前記第1のゲート電極を含む前記透光性基板上に、第1の絶縁膜、半導体薄膜を順次積層する工程と、 Wherein on a transparent substrate, a first insulating film including the first gate electrode, a step of sequentially laminating a semiconductor thin film,
    前記半導体薄膜上にポジ型フォトレジストを塗布する工程と、 A step of applying a positive photoresist on the semiconductor thin film,
    前記透光性基板の裏面側から前記第1のゲート電極をマスクとして前記フォトレジストを露光し、所定形状にパターニングする工程と、 Wherein said first gate electrode from the back side of the transparent substrate by exposing the photoresist as a mask, and patterning into a predetermined shape,
    これらパターニングされたフォトレジスト及び半導体薄膜を含む第1の絶縁膜上に第1の絶縁層を成膜する工程と、 A step of forming a first insulating layer on the first insulating film including these patterned photoresist and the semiconductor thin film,
    これらパターニングされたフォトレジスト及び第1の絶縁層をマスクとして前記半導体薄膜に低濃度の不純物を注入する工程と、 Implanting low-concentration impurity into the semiconductor thin film from the above patterned photoresist and the first insulating layer as a mask,
    リフトオフ法により前記パターニングされたフォトレジストと該フォトレジスト上の前記第1の絶縁層を除去し、該第1の絶縁層の前記半導体薄膜のチャネル領域の中央部に対応する部分を開口部とする工程と、 By lift-off to remove the first insulating layer on the photoresist and the photoresist that is the patterning, the portion corresponding to the central portion of the channel region of the semiconductor thin film of the first insulating layer and the opening and a step,
    残部の第1の絶縁層を含む前記半導体薄膜上に第2の絶縁層を形成する工程と、 Forming a second insulating layer on the semiconductor thin film including a first insulating layer of the balance,
    この第2の絶縁層上に前記第1のゲート電極より幅広の第2のゲート電極を形成する工程と、 Forming a second gate electrode wider than the first gate electrode on the second insulating layer,
    この第2のゲート電極をマスクとして、前記半導体薄膜に高濃度の不純物を注入する工程と、 The second gate electrode as a mask, implanting a high concentration of impurity into the semiconductor thin film,
    を有することを特徴とする薄膜半導体装置の製造方法。 Method of manufacturing a thin film semiconductor device characterized in that it comprises a.
  7. 第1の絶縁膜、チャネル領域、ソース領域及びドレイン領域を有する半導体薄膜、第2の絶縁膜が順次積層され、 The first insulating film, a channel region, a semiconductor thin film having a source region and a drain region, the second insulating film are sequentially laminated,
    前記チャネル領域に、前記第1の絶縁膜を介して第1のゲート電極が対向配置されるとともに、前記第2の絶縁膜を介して第2のゲート電極が対向配置され、前記ソース領域及びドレイン領域には、それぞれ不純物濃度が相対的に高い高濃度領域と不純物濃度が相対的に低い低濃度領域とが形成されてなる薄膜半導体装置の製造方法であって、 It said channel region, through said first insulating film with the first gate electrode are opposed, the second gate electrode are opposed through the second insulating film, the source region and the drain the region, respectively a method of manufacturing a thin film semiconductor device is relatively high high-concentration region and the impurity concentration of the impurity concentration becomes formed with relatively low low concentration region,
    透光性基板上に、遮光性を有する第1のゲート電極を形成する工程と、 On a transparent substrate, forming a first gate electrode having a light shielding property,
    前記第1のゲート電極を含む前記透光性基板上に、第1の絶縁膜、半導体薄膜を順次積層する工程と、 Wherein on a transparent substrate, a first insulating film including the first gate electrode, a step of sequentially laminating a semiconductor thin film,
    前記半導体薄膜上にポジ型フォトレジストを塗布する工程と、 A step of applying a positive photoresist on the semiconductor thin film,
    前記透光性基板の裏面側から前記第1のゲート電極をマスクとして前記ポジ型フォトレジストを露光し、所定形状にパターニングする工程と、 Wherein said first gate electrode from the back side of the transparent substrate by exposing the positive photoresist as a mask, and patterning into a predetermined shape,
    このパターニングされたポジ型フォトレジストをマスクとして前記半導体薄膜に低濃度の不純物を注入する工程と、 Implanting low-concentration impurity into the semiconductor thin film using the patterned positive photoresist as a mask,
    これらパターニングされたフォトレジスト及び半導体薄膜を含む第1の絶縁膜上に第2の絶縁膜を成膜する工程と、 A step of forming a second insulating film on the first insulating film including these patterned photoresist and the semiconductor thin film,
    前記第2の絶縁膜上にネガ型フォトレジストを塗布する工程と、 A step of applying a negative photoresist on the second insulating film,
    前記透光性基板の裏面側から前記第1のゲート電極をマスクとして前記ネガ型フォトレジストを露光し、所定形状にパターニングする工程と、 Wherein said first gate electrode from the back side of the translucent substrate and exposing the negative photoresist as a mask, and patterning into a predetermined shape,
    このパターニングされたネガ型フォトレジストをマスクとして前記第2の絶縁膜を選択除去し、該第2の絶縁膜の前記半導体薄膜のチャネル領域の中央部に対応する部分の厚みを、この部分以外の厚みより薄くする工程と、 The patterned negative photoresist said second insulating film is selectively removed as the mask, the thickness of the portion corresponding to the central portion of the channel region of the semiconductor thin film of the second insulating film, other than the portion comprising the steps of: smaller than the thickness,
    前記ネガ型フォトレジストを除去し、前記第2の絶縁膜上に前記第1のゲート電極より幅広の第2のゲート電極を形成する工程と、 A step of the negative photoresist is removed to form a second gate electrode wider than the first gate electrode on the second insulating film,
    この第2のゲート電極をマスクとして、前記半導体薄膜に高濃度の不純物を注入する工程と、 The second gate electrode as a mask, implanting a high concentration of impurity into the semiconductor thin film,
    を有することを特徴とする薄膜半導体装置の製造方法。 Method of manufacturing a thin film semiconductor device characterized in that it comprises a.
  8. 請求項1ないし4のいずれか1項記載の薄膜半導体装置を備えたことを特徴とする電気光学装置。 Electro-optical device characterized by comprising a thin film semiconductor device of any one of claims 1 to 4.
  9. 請求項8記載の電気光学装置を備えたことを特徴とする電子機器。 An electronic apparatus comprising the electro-optical device according to claim 8.
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Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006278623A (en) * 2005-03-29 2006-10-12 Sanyo Epson Imaging Devices Corp Thin film transistor, electro-optical device and electronic device
KR100647690B1 (en) 2005-04-22 2006-11-23 삼성에스디아이 주식회사 Thin film transistor and flat panel display apparatus comprising the same
JP2007273956A (en) * 2006-03-31 2007-10-18 Genta Kagi Kogyo Kofun Yugenkoshi Thin film transistor array substrate and electronic ink display device
JP2008058850A (en) * 2006-09-04 2008-03-13 Mitsubishi Electric Corp Display device and method of manufacturing same
WO2009091176A2 (en) * 2008-01-14 2009-07-23 Snu R & Db Foundation Light emitting device using diode structure controlled by double gate, and semiconductor apparatus including the same
KR100971716B1 (en) 2008-01-14 2010-07-21 서울대학교산학협력단 light emitting device of double gate controlled diode structure
JP2011064805A (en) * 2009-09-15 2011-03-31 Toshiba Mobile Display Co Ltd Liquid crystal display apparatus
US8012812B2 (en) 2007-07-17 2011-09-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN102299178A (en) * 2010-06-22 2011-12-28 中国科学院微电子研究所 A semiconductor structure and its method of preparation
US8493292B2 (en) 2006-01-10 2013-07-23 Samsung Display Co., Ltd. Organic light emitting diode display and manufacturing method thereof
JP2013201435A (en) * 2009-07-03 2013-10-03 Semiconductor Energy Lab Co Ltd Semiconductor device
KR101334177B1 (en) 2007-02-15 2013-11-28 재단법인서울대학교산학협력재단 Thin Film Transistor And Method for Manufacturing the Same
US8704219B2 (en) 2010-03-26 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101442800B1 (en) 2008-09-02 2014-09-23 서울대학교산학협력단 semiconductor device including double gate controlled diode structure
GB2515750A (en) * 2013-07-01 2015-01-07 Plastic Logic Ltd Supressing Leakage Currents in a Multi - TFT Device
JP2015041629A (en) * 2013-08-20 2015-03-02 ソニー株式会社 Radiation imaging device, and radiation imaging display system
JP2015092620A (en) * 2011-02-02 2015-05-14 株式会社半導体エネルギー研究所 Semiconductor device
JP2016018759A (en) * 2014-07-11 2016-02-01 株式会社ジャパンディスプレイ Organic el display device and method of manufacturing the same
US9349752B2 (en) 2011-01-12 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Cited By (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006278623A (en) * 2005-03-29 2006-10-12 Sanyo Epson Imaging Devices Corp Thin film transistor, electro-optical device and electronic device
KR100647690B1 (en) 2005-04-22 2006-11-23 삼성에스디아이 주식회사 Thin film transistor and flat panel display apparatus comprising the same
US8493292B2 (en) 2006-01-10 2013-07-23 Samsung Display Co., Ltd. Organic light emitting diode display and manufacturing method thereof
JP2007273956A (en) * 2006-03-31 2007-10-18 Genta Kagi Kogyo Kofun Yugenkoshi Thin film transistor array substrate and electronic ink display device
JP2008058850A (en) * 2006-09-04 2008-03-13 Mitsubishi Electric Corp Display device and method of manufacturing same
KR101334177B1 (en) 2007-02-15 2013-11-28 재단법인서울대학교산학협력재단 Thin Film Transistor And Method for Manufacturing the Same
US8674360B2 (en) 2007-07-17 2014-03-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having first gate electrode and second gate electrode
US8012812B2 (en) 2007-07-17 2011-09-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR100971716B1 (en) 2008-01-14 2010-07-21 서울대학교산학협력단 light emitting device of double gate controlled diode structure
WO2009091176A3 (en) * 2008-01-14 2009-11-05 서울대학교산학협력단 Light emitting device using diode structure controlled by double gate, and semiconductor apparatus including the same
WO2009091176A2 (en) * 2008-01-14 2009-07-23 Snu R & Db Foundation Light emitting device using diode structure controlled by double gate, and semiconductor apparatus including the same
KR101442800B1 (en) 2008-09-02 2014-09-23 서울대학교산학협력단 semiconductor device including double gate controlled diode structure
US9837441B2 (en) 2009-07-03 2017-12-05 Semiconductor Energy Laboratory Co., Ltd. Display device including transistor and manufacturing method thereof
JP2013201435A (en) * 2009-07-03 2013-10-03 Semiconductor Energy Lab Co Ltd Semiconductor device
US9130046B2 (en) 2009-07-03 2015-09-08 Semiconductor Energy Laboratory Co., Ltd. Display device including transistor and manufacturing method thereof
US9812465B2 (en) 2009-07-03 2017-11-07 Semiconductor Energy Laboratory Co., Ltd. Display device including transistor and manufacturing method thereof
US8735884B2 (en) 2009-07-03 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including oxide semiconductor
US10211231B2 (en) 2009-07-03 2019-02-19 Semiconductor Energy Laboratory Co., Ltd. Display device including transistor and manufacturing method thereof
JP2011064805A (en) * 2009-09-15 2011-03-31 Toshiba Mobile Display Co Ltd Liquid crystal display apparatus
US8704219B2 (en) 2010-03-26 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN102299178A (en) * 2010-06-22 2011-12-28 中国科学院微电子研究所 A semiconductor structure and its method of preparation
CN102299178B (en) 2010-06-22 2014-03-26 中国科学院微电子研究所 Semiconductor structure and preparation method thereof
US9882062B2 (en) 2011-01-12 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI570809B (en) * 2011-01-12 2017-02-11 半導體能源研究所股份有限公司 Semiconductor device and manufacturing method thereof
US9349752B2 (en) 2011-01-12 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9799773B2 (en) 2011-02-02 2017-10-24 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device
JP2015092620A (en) * 2011-02-02 2015-05-14 株式会社半導体エネルギー研究所 Semiconductor device
GB2515750A (en) * 2013-07-01 2015-01-07 Plastic Logic Ltd Supressing Leakage Currents in a Multi - TFT Device
GB2515750B (en) * 2013-07-01 2017-11-15 Flexenable Ltd Supressing Leakage Currents in a Multi - TFT Device
CN104425530A (en) * 2013-08-20 2015-03-18 索尼公司 Radiation image-pickup device and radiation image-pickup display system
JP2015041629A (en) * 2013-08-20 2015-03-02 ソニー株式会社 Radiation imaging device, and radiation imaging display system
JP2016018759A (en) * 2014-07-11 2016-02-01 株式会社ジャパンディスプレイ Organic el display device and method of manufacturing the same

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