KR20000065251A - 디지털 씨엠오에스 프로세스에서 시간적으로 연속적으로 필터링하는 방법 및 장치 - Google Patents

디지털 씨엠오에스 프로세스에서 시간적으로 연속적으로 필터링하는 방법 및 장치

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KR20000065251A
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클라스 노린, 쿨트 헬스트룀
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Abstract

디지털 CMOS 프로세스에서는 레지스터와 캐패시터를 이용할 수 없고 종래의 방법을 이용하여 연속적인 시간 필터를 설계할 수 없고 실행할 수 없다. 따라서, 디지털 CMOS 프로세서에서 간단한 디지털 장치에 대해 연속 시간 필터를 설계하는 경우에 전압-전류 변환기에서 필터링 기능을 전류 미로를 이용하여 실현하는 것이 제안되어 있다. 따라서, MOS 트랜지스터(6)의 트랜스 컨덕턴스와 게이트에서 볼수 있는 캐패시터(8)의 캐패시턴스에 의해 폴 주파수가 결정된다. 이 응용에서, 디지털 CMOS에서 연속적인 시간 필터를 설계하는 일반적인 방법과 캐스케딩하는 방법은 폴 주파수의 확산을 감소하도록 제안되었다.

Description

디지털 씨엠오에스 프로세스에서 시간적으로 연속적으로 필터링하는 방법 및 장치
처리 비용, 시험 비용 및 성능에 관한 디지털 CMOS 프로세스에 있어서의 혼합된 아날로그/디지털 시스템을 설계하는 것이 중요하다. 디지털 CMOS 프로세스에서 간단한 데이터 시스템, 예컨데, 전한 전류 필터 및 데이터 변환기를 설계하는데 매우 흥미가 있어 왔다(참조. C. Toumazue, J.B, Hughes, and N.C. Battersby (Eds), " Switched Current: an Analogue Technique for Digital Technology," Peter Peregrinus Ltd., 1993, and N. Tan, "Switched-current delta-sigma A/D coverters", J. Analog Integrated Circuits and Signal Processing, Jan. 1996, pp 7-24). 그러나, 이러한 종류의 기술을 이용하기위해, 에일리어싱을 방지하기위해 아날로그 입력을 샘플링하기에 앞서 에일리어싱 제거 필터를 통상적으로 필요로 한다. 일반적으로, 아날로그 CMOS 프로세스 또는 이산 RC 회로 장치를 이용하는 분리칩을 이용한다. 동일한 칩상에서 연속 시간 필터 또는 에일리어싱 필터를 통합함으로써, 최상의 성능과 코스트를 제공할 수 있다.
N. Tan 및 M. Gustavsson의 Voltage-to current converter 라는 제목의 계류중인 미합중국 특허 출원 제08/646,964(1996, 5월, 8일)에서는 전압-전류변환으로 구현되는 저역 여과 기능을 실형하는 방법을 개발했다.
예를들어, US-A-4,839,542호에는 트랜스 컨덕턴스-캐패시턴스(gm-C)필터라고 하는 필터형에 속한 능동 트랜스 컨덕턴스 필터를 개시하고 있다. 기본적인 개념은 선형 캐패시터와 트랜스 컨덕터를 사용하여 폴을 만드는 것이다. 가장 능동 적인 소자로 전류 미로를 트랜스 컨덕터에 대한 능동 부하로 이용하고 이는 필터링 목적용 폴을 만들기위해 전류 미로를 이용하지 않는다.
WO95/06977에 있어서는 전류 미로를 개시하고 증폭기의 이득을 증가하기위해 능동 부하로만 이용된다. 사실상, 최고 이득 단계에 대해 이득을 증가하기위해 능동 부화로 전류 미로를 이용한다.
US-A-4,689,487에 있어서는 고속 작동을 위해 증폭기용 전류 미로를 설계하는 것이 개재되어 있다. 전류 미로로 인한 폴은 기생적이고 레지스터를 부가하는 수단은 고속 작동의 영향을 감소할 수 있으므로 독창적이다.
본 발명은 디지털 CMOS 프로세스에서 시간적으로 연속적으로 필터링하는 방법 및 디지털 CMOS 프로세스에서 시간적으로 연속적으로 필터링하는 장치에 관한 것이다.
도 1은 단일 폴 필터로서 기본 전류 미로를 도시한 회로도.
도 2는 캐시코드 전류 미로와 캐시코드 전류원을 이용하고 NMOS 트랜지스터에 의해 캐패시터를 실현하는 것으로 1의 SPICE 시뮬레이션 결과를 도시한 그래프로,
도 3a 및 도 3b는 본 발명을 따른 캐스캐딩을 도시한 회로도.
도 4는 캐스코드 전류 미로와 캐스코드 전류원을 이용하고 캐패시터를 NMOS트랜지스터에 의해 실현되는 것으로 도 3b의 SPICE 시뮬레이션 결과를 도시한 그래프.
본 발명은 디지털 CMOS 프로세스에서의 간단한 데이터 시스템에 대한 연속적인 시간 필터의 설계에 관한 것이다. 디지털 CMOS 프로세스에서, 레지스터나 선형 캐패시터 어느것도 이용하지 않는다. 따라서, 종래의 방법을 이용하여 연속 시간 필터를 설계할 수 없거나 실용적이지 않다. 전류 미로를 사용하여 전압-전류 변환기에서 여과기능을 실현하는 것이 제안되었다. 따라서, MOS 트랜지스터의 트랜스 컨덕턴스와 게이트에서 나타나는 캐패시턴스에 의해 폴 주파수가 결정된다. 이러한 응용에서, 디지털 CMOS 프로세스에서 연속 시간 필터를 설계하는 일반적인 방법과 직렬 접속 방법은 폴 주파수의 확산을 감소하는 것으로 제안되어 있다.
디지털 CMOS 프로세스에서, 레지스터 또는 선형 캐패시터를 이용하지 않는다. 저항으로 게이트 폴을 이용할 수 있을지라도, 시이트 저항은 매우작고 서브 마이크로 CMOS 처리에 대해 변화가 크고 저항이 잡음에 민감하고 변화가 크다. 따라서, 능동소자, 즉 트랜지스터를 이용하여 저항을 실현하게 되어 있다. 선형 캐패시터를 실현하기위해 단일 폴리층과 금속물을 이용할지라도, 시이트 캐패시턴스는 서브 마이크론 CMOS 프로세스에서 매우작다. 따라서, 게이트 캐패시턴스를 이용하는데 이는 시이트 캐패시터가 매우 크기 때문이다. 단일 폴 저역 필터로 이용되는 기본 전류 미로가 도 1에 도시되어 있다.
필터의 차단 주파수를 매우 낮게해야 하는 경우에는 칩상의 게이트 캐패시터 또는 오프 칩 캐패시터에 의해 캐패시터(C01)를 실현할 수 있다. 트랜지스터(M02, M13) 및 이와 관련된 전류(4, 5)를 적절히 크기를 조절함으로써, 이 필터내에서 크기 요소를 실현할 수 있다.
도 1에 도시된 단일의 폴 필터의 폴 주파수는
,
에 의해 얻어진다.
여기서, gm0는 다이오드 접속 트랜지스터(M02)의 트랜스 컨덕턴스이고 Cp0는 트랜지스터(M02)의 게이트에서의 모든 기생을 나타낸다.
M02 및 M13의 트랜스 컨덕턴스가 정합되거나 일정하게 유리적인한, 트랜스 컨덕턴스의 비선형성에 의해 출력전류에서 왜곡이 발생하지 않는다. 그러나, 캐패시턴스에서 비선형성에 의해 출력전류에서 에러가 발생한다. 전체 작동영역을 따라 게이트 캐패시턴스가 매우 비선형적일지라도, 도 1에 도시된 것 처럼 전류 미로 구성에 있어서는 게이트 전압 변경이 매우 제한적이어서 모든 시간에 걸쳐 특정의 영역에서 트랜지스터를 작동하게 한다. 따라서, 게이트 캐패시턴스가 크게 변하지않고 선형성이 보장될 수 있다. 외부 캐패시터가 이용되는 경우, 직진성을 보장할 수 있다.
그러나, 트랜지스터의 트랜스 컨덕턴스는 드레인 전류에 의존한다.
,
여기서, μn는 채널 전하 이동도이고, Cox는 단위 게이트 캐패시턴스이고, W/L은 트랜지스터 크기이고 iD는 드레인 전류이다. 따라서, 트랜지스터(M02)의 드레인전류가 축하는 입력 전류(I0)를 변화시키는 경우, 트랜스 컨덕턴스(gmo)는 폴 주파수를 변경시킨다. 도 2는 입력전류가 ±0.5 Ibias0사이에서 변할 때 SPICE 시뮬레이션 결과를 도시한다.
도 1의 회로는 20dB/dec 주파수를 롤오프하는 단일 폴 시스템이고 3-dB 주파수의 변화는 트랜스 컨덕턴스의 식에 의해 주어진 예상과 일치한다. 입력 신호 주파수가 차단주파수에 도달할 때, 상이한 입력크기가 상이한 감 다른 감쇠를 경험하기 때문에 폴 주파수의 변경으로 왜곡이 발생한다.
입력이 바이어스전류의 1/4과 같은 크기와 정현인 100khz인 경우에는 시뮬레이트한 전체 고조파 왜곡은 약 -50dB이다. 입력 주파수가 10Khz까지 감소하는 경우, 전체 고조파 왜곡은 -70dB이다. 입력 주파수가 차단주파수보다 크면, 전체 고조파 왜곡인 필터자체에 의해 감소된다.
분명히, 폴 주파수를 잘 제한하기위해, 드레인 전류의 변화가 가능한 작아야 한다. 이렇게 하는 이유는 바이어스 전류와 비교하여 입력 전류를 제한하기 위해서다. 이것은 전력소비가 크다. 그러나, 고차 필터를 실현하는 적당한 캐스케딩은 폴 주파수의 변화를 감소할 수 있다.
필터의 차수를 증가하고 폴 주파수의 변화를 감소시키기위해, 전류 미로의 캐스케딩을 이용할 수 있다. 단일 폴 시스템은 20-dB/dec 롤 오프만을 제공한다. 많은 응용에서, 예리한 차단을 필요로 한다. 두 개의 단일 폴 시스템을 캐스케딩함으로써 두 개의 폴 시스템이 40-dB/dec 롤 오프하도록 한다. 많은 단계를 캐스케딩함으로써 예리한 차단을 실현할 수 있다. 도 3a와 도 3b에 도시되어 있듯이 캐스케딩에는 두가지가 있다.
도 3a에 도시된 캐스케딩을 사용하면, P-형 분지의 이용으로 인해 전력소비가 적게된다. n형 분지("1")는 n-형 트랜지스터(M0 6, M1 7), 캐패시터(C08) 및 트랜지스터(M0 7)에 대한 바이어스 전류(Ibias0 9)로 구성되어 있다. p-형 분지("2")는 p-형 트랜지스터(M2 10) 및 M3 11에 대한 M3 11 캐패시터(C112) 및 바이어스 전류(Ibias1 13)로 구성되어 있다. n-형 분지는 M1 7에 대한 바이어스 전류가 p-형 분지의 이용으로 인해 생략되었다는 점을 제외하고 도 1에 도시된 p-형분지와 유사하다. 트랜지스터(M1 7 및 M2 10)는 서로 바이어스되어 있다. p-형 분지는 p-형 트랜지스터가 이용되고 있다는 점을 제외하고 n-형과 동일하다. 그러나, 이러한 종류의 캐스케딩은 폴 주파수에 영향을 준다. 입력 전류(I0)가 양인 경우, M06에서의 드레인 전류는 트랜스 컨덕턴스를 증가하게 하여 M06 및 캐패시터(C08)에 의해 결정된 폴 주파수가 증가한다. 동시에, M17의 드레인 전류와 같은 M210은 트랜스 컨덕턴스를 증가하게 한다. 따라서, M210의 트랜스 컨덕턴스와 C112의 캐패시턴스는 또한 증가하게 된다. 합성효과는 주파수가 입력 전류가 변할 때 매우 급속히 변한다는 것이다.
도 3b에 도시된 캐스케딩 기술에 의해 부가적인 n-형 분지로 인해 전력소비가 크게된다. 이것은 도 1에 도시된 분지와 매우 같은 두 개의 n형 분지("1", "2")로 구성되어 있다. 그러나, 폴 주파수를 안정하게 하는 큰 장점을 지니고 있다. 입력 전류(I0)가 양인 경우, M0 6에서의 드레인 전류는 트랜스 컨덕턴스를 증가시킨다. 따라서, gmo/Co에 의해 결정된 드레인 전류는 증가함과 동시에 M210의 드레인 전류는 트랜스 컨덕턴스를 증가시킨다. 결합된 효과는 두 개의 폴 주파수의 변화가 전체 변동을 감소하는 결과가 있다는 것이다.
도 4는 입력 전류가 ±0.5 Ibiaso사이에서 변하는 경우에, SPICE 시뮬레이션 결과를 도시한다.
도 3b의 회로는 주파수 롤 오프가 40-dB/dec인 두 개의 폴 시스템이라는 것을 알수 있다. 그리고 3-dB의 변동의 변화는 상당히 감소된다. 입력이 바이어스 전류의 1/4과 같은 크기와 정현인 100Khz인 경우에는 시뮬레이트한 전체 고조파 왜곡이 -60dB이다. 입력 주파수가 10Khz까지 감소하는 경우에는 전체 고조파 왜곡이 -80dB이다. 입력 주파수가 차단 주파수보다 큰 경우에는, 전체 고조파 왜곡이 필터 자체에 의해 감쇠된다.
전체의 설명이 여러 세부 내용과 명세를 포함할지라도, 이들은 본 발명의 예시에 불과하고 제한된것으로 간주하면 안된다는 것을 알수 있다. 여러수정과 변경이 본 발명의 정신 및 범위내에서 가능하다.

Claims (4)

  1. 전류 미로를 사용하여 디지털 CMOS 프로세스의 연속적인 시간 필터를 실현하여 폴 주파수는 MOS 트렌지스터의 트랜스 컨덕턴스와 이 게이트에 의해 캐패시턴스의 캐패시턴스에 의해 결정되고, 폴 주파수를 형성하는 캐패시턴스는 오프 칩 캐패시터를 포함하는 형태를 취할 수 있는 것을 특징으로 하는 디지털 CMOSS 프로세스에서 연속적인 시간 필터링을 하는 방법.
  2. 전류 미로를 이용하여 디지털 CMOS 프로세스에서 연속적인 시간 필터를 실현하고 MOS 트랜지스터(6)의 트랜스 컨덕턴스와 게이트에 의한 캐패시터(8)의 캐패시턴스에 의해 폴 주파수를 결정하고, 폴 주파수를 형성하는 캐패시턴스는 오프 칩 캐패시터를 포함하는 어느 형태를 취할 수 있는 것을 특징으로 하는 디지털 CMOS 프로세스에서 연속적인 시간 필터링을 하는 장치.
  3. 제2항에 있어서, 트랜지스터(M0 (6), M1 (7) 및 게이트 케페시터 또는 오프 칩 캐패시터(C0(8))를 구성하는 전류 미로는 폴 주파수를 결정하도록 이용되는 것을 특징으로 하는 장치.
  4. 제2항에 있어서, 2개 이상의 전류 미로를 케스케이드하도록 마련되어 고차 필터를 실현하고, p-형("2") 전류 미로는 전력 감쇠를 보호하기위해 교번하게 마련된 것을 특징으로 하는 장치.
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