KR20000064886A - 동조 가능한 저항기로 금속 산화막 반도체 전계 효과 트랜지스터를 사용하는 시스템의 동조 범위 확장 회로 - Google Patents

동조 가능한 저항기로 금속 산화막 반도체 전계 효과 트랜지스터를 사용하는 시스템의 동조 범위 확장 회로 Download PDF

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KR20000064886A
KR20000064886A KR1019980708104A KR19980708104A KR20000064886A KR 20000064886 A KR20000064886 A KR 20000064886A KR 1019980708104 A KR1019980708104 A KR 1019980708104A KR 19980708104 A KR19980708104 A KR 19980708104A KR 20000064886 A KR20000064886 A KR 20000064886A
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게리트 그로에네볼트
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요트.게.아. 롤페즈
코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

동조 가능한 저항기로서 MOSFET를 사용한 시스템용 동조 범위 확장 회로가 제공된다. 상기 회로는 상기 스위칭 시스템과 결합하여, 각각의 기존의 MOSFET에 병렬로 외부 MOSFET를 사용한다. 상기 스위칭 시스템은 동조 전압과, 전원 전압과, 필터의 작동 제한을 나타내는 기준 전압을 수신한다. 상기 스위칭 시스템은, 상기 동조 전압값을 상기 기준 전압값과 비교하고, 상기 동조 전압과 전원 전압 사이의 부가적인 MOSFET의 게이트를 스위칭하여 상기 시스템의 MOSFET를 온 또는 오프 모드로 정한다.

Description

동조 가능한 저항기로 금속 산화막 반도체 전계 효과 트랜지스터를 사용하는 시스템의 동조 범위 확장 회로
본 발명은 디스크 구동 판독 채널에 사용하기 위해 개발되었다. 밀도가 일정한 기록의 경우, 신호 주파수는 내부 트랙으로부터 외부 트랙으로 많이 변화한다. 따라서, 판독 채널 필터의 대역폭을 조정할 필요가 있다. 이러한 이유로, 폭넓게 동조 가능한 필터가 필수적이다.
폭넓게 동조 가능한 필터를 실행하기 위한 기술에는 여러 가지가 있다. 가장 널리 공지된 형태는, 그 콜렉터 전류에 따른 바이폴라 트랜지스터의 상호 컨덕턴스를 이용하는 것이다. 상기 방법으로 얻을 수 있는 동조 범위는 수십 가지나 된다. 그 모든 방법의 단점은, 얻을 수 있는 신호 대 잡음 비(SNR)가 작다는 것이다.
본 발명이 기초한, 상기 MOSFET-OP 앰프-C 적분기는 본질적으로 보다 큰 SNR(signal-to-noise ratio)을 갖는다. 또한, 상기 방법으로 상기 SNR에 대한 근본적인 한계에 보다 가깝게 접근할 수 있다. 상기 이점으로 인해 보다 높은 신호 품질이나 보다 낮은 전력 소비를 실행할 수 있다. 특히 보다 높은 주파수에서, 전력 소비가 많고 때때로는 전력 소비가 매우 많기 때문에, 상기 환경 하에서 큰 이점이 된다.
본 발명은 필터에 관한 것이다. 특히, 시연속 집적 필터 등의, 동조 가능한 저항기로 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET)를 사용한 필터 및 시스템용 동조 범위 확장에 관련된다.
본 발명의 다른 목적 및 특징들은, 첨부된 도면을 참고로, 본 발명의 여러 실시예를 기술한 이하의 설명으로부터 명백해질 것이다. 그러나, 상기 도면은 도시하기 위한 것일 뿐 본 발명의 제한은 아니다.
도면에서, 동일한 도면 부호는 동일한 소자를 나타낸다.
도 1은 종래 기술의 5차 OP 앰프-MOSFET-C 필터의 개략도.
도 2는 종래 기술의 OP 앰프-MOSFET-C 필터의 개략도.
도 3은 본 발명에 따른 동조 범위가 확장된 OP 앰프-MOSFET-C 필터의 개략도.
도 4는 본 발명에 따른 반자동 스위칭 전송의 블록도.
도 5는 필터의 동조 모드에 액세스하기 위한 회로의 블록도.
도 6은 도 4 및 도 5를 조합한 회로의 블록도.
도 7은 2 속도 이상의 전송 회로의 구조의 블록도.
도 8은 본 발명에 따른 3 속도 반자동 전송의 블록도.
도 9는 본 발명에 따른 동조 범위 확장 회로의 실행에 대한 블록도.
도 10은 도 9의 "기어 제어" 블록의 블록도.
도 11은 본 발명에 따른 시프트 회로의 블록도.
도 12는 본 발명에 따른 시프트 회로의 다른 실시예의 블록도.
도 13은 본 발명에 따른 전압 발생기의 개략도.
도 14는 본 발명에 따른 동조 평가 회로의 특정 실시예의 개략도.
도 15는 도 14에 따른 반전 및 비반전 증폭기의 실시예의 개략도.
본 발명의 목적은, 시연속(continuous-time) 집적 필터의 동조 범위를 확장하는 것이다.
본 발명의 제 2 목적은, 높은 신호 대 잡음 비를 유지하는 시연속 집적 필터의 동조 범위를 확장하는 것이다.
본 발명의 제 3 목적은, 신호 품질을 높일 수 있는 시연속 집적 필터의 동조 범위를 확장하는 것이다.
본 발명의 제 4 목적은, 고주파수에서 작동할 때 고전력을 소비하지 않는 시연속 집적 필터의 동조 범위를 확장하는 것이다.
본 발명의 제 5 목적은, 신뢰성과 효율을 갖는 시연속 집적 필터의 동조 범위를 확장하는 것이다.
본 발명은 시연속 집적 MOSFET-OP 앰프-C 필터의 동조 범위를 확장시킨다. 상기 필터에서, 통상적인 동조 가능성은 동조 가능한 저항기로 MOSFET 쌍을 사용하여 행해진다. 상기 트랜지스터의 게이트 전압이 상기 동조 전압이다. 본 발명은, 각각이 병렬로 접속된 외부의 MOSFET의 쌍을 이용하는데, 상기 쌍 각각은 상기 게이트 전압을 스위칭하는 스위치와 결합된다. 상기 스위칭 시스템은 동조 전압과, 전원 전압과, 상기 필터의 작동 제한을 나타내는 기준 전압을 수신한다. 작동 시, 상기 스위칭 시스템은, 상기 동조 전압값을 상기 기준 전압값과 비교하고, 상기 동조 전압과 전원 전압 사이의 부가 MOSFET의 게이트를 스위칭하여, 상기 집적 필터의 MOSFET를 온 또는 오프 모드로 유지한다.
집적 시연속 필터를 실현하는 표준 기술은 MOSFET의 네트워크와, 커패시터와, 평형형 연산 증폭기(balanced OP 앰프)이다. 상기 필터의 한 예가 도 1에 도시된다. 필터(10)는, 도 2에 도시된 실시예인, OP 앰프-MOSFET-C 적분기(12)의 네트워크로 통상 도시된다. 상기 적분기는, 반대 위상의 두 선으로 구성된 하나의 차동 입력(11)을 갖는다. 외부 입력은 통상적으로, 외부 MOSFET를 상기 OP 앰프의 입력에 부가하여, 상기 적분기에 부가된다. 상기 MOSFET는 동조 가능한 저항기로 사용된다. 상기 MOSFET의 소스와 드레인 사이의 저항은 게이트 전압(Vg)을 변화하여 변화시킬 수 있다. 필터(10)에서, 상기 모든 MOSFET의 게이트는 서로 연결되어, 동일한 동조 전압(Vg)이 모든 MOSFET에 인가된다. 따라서, 상기 필터의 주파수 응답은 하나의 단일 전압 입력을 통해 동조될 수 있다. 상기 특징으로 상기 필터를 교정하거나 조정할 수 있다.
필터(10)의 동조 범위는 인자의 수에 의해 제한된다. 상기 동조 전압(Vg)은, 대부분의 경우, 최고 전원 전압(대부분 포지티브)보다 높거나, 또는 최저 전원 전압(대부분 네가티브)보다 낮다. 이와 별도로, 상기 MOSFET가 n채널형이면, 상기 동조 전압은 항상, 상기 MOSFET의 드레인이나 소스에서의 최대 순간 전압과 상기 MOSFET의 임계 전압의 합보다 크다. 실제적인 이유로, 상기 필터의 모든 MOSFET의 소스 및 드레인을 동일 전압으로 바이어스하는 것이 유리하다. 상기 전압이 Vbis이면, n채널 MOSFETDP 대해 다음과 같은 동조 전압 한계가 있게 된다.
Vbis+ VA+ VT< VG< Vsupp
상기 수학식에서, VA는 임의의 소스 또는 드레인에서의 신호 진폭이고, VT는 상기 MOSFET의 임계 전압이며, Vsupp는 전원 전압 Vsupp의 가능한 최대값이다. 여러 이유로, 상기 신호 신폭 전압은 상기 회로 어디에서나 거의 동일하다. p채널 MOSFET를 사용하고, 상기 최대 네가티브 전원 전압이 0V로 표준화된다면, 상기 동조 전압 한계는 다음과 같다.
Vbis- VA+ VT> VG> 0
상기 동조 전압이 제한되면(constrained), 상기 동조 범위가 제한된다. 일부 응용에 대해, 상기 방법으로 얻을 수 있는 동조 범위는 매우 좁고, 확장할 필요가 있다.
상기 동조 범위는 상기 필터에 있는 각 쌍에 병렬로 외부의 MOSFET 쌍을 접속하여 확장시킬 수 있다. 도 3은 상기 작동에 의해 도 2의 적분기가 어떻게 변형되는가를 도시한다. 상기 모든 MOSFET는 p채널형이라고 가정하고, 따라서 상기 수학식 2가 적용된다. 각각 분리된 동조 라인(Vtun2및 Vtun1)을 갖는 두 MOSFET 그룹(M1,M2및 M3, M4)이 있다. 상기 동조 전압(Vtun)은 동조 라인(Vtun1)을 통해 MOSFET(M3, M4)의 게이트에 인가된다. 스위치(14)는 MOSFET(M1및 M2)의 게이트에 상기 동조 전압(Vtun)과 상기 전원 전압(Vsup)을 스위칭하여 연결한다. 상기 MOSFET(M1및 M2)의 게이트가 상기 전원 전압(Vsup)에 접속되면, 상기 MOSFET는 오프되고, 적분기의 시상수는 MOSFET(M3및 M4)만에 의해 제어된다. 상기 동조 전압(Vtun)이 감소되면(즉, 보다 더 네가티브이면), 상기 적분기 시상수 역시 감소한다. 상기 동조 범위의 끝에서, 상기 동조 전압(Vtun)은 0이다. 스위치(14)가 "A" 위치(즉, Vtun)로 스위칭되면, MOSFET(M1및 M2)는 온으로 스위칭되고, 상기 적분기는 "기어(gear)를 스위칭하며", 상기 시상수는 더 감소한다. 상기 작동에 의해 상기 시상수가 더욱 낮아진다면, 상기 동조 전압(Vtun)은 재조정하기 위해 증가할 수 있다.
상기 방법에서, 상기 적분기 및 상기 필터는 상기 적분기가, 하나 하나가 스위치(14)의 각 위치(A 및 B)에 대한 두 개의 동조 부범위(tuning sub-range)를 갖도록 만들어진다. 상기 동조 범위가 연속적일 필요가 있다면, 상기 두 동조 부범위는 겹쳐질(overlap) 필요가 있다.
상기 "오프" 위치에서, MOSFET(M1및 M2)의 게이트가 상기 전원 전압(Vsup)에 접속된다. 상기 게이트 전압(VG)이 다음 수학식에 의해 정의되는 최소 레벨보다 높으면, 상기 p채널 MOSFET가 항상 스위치 오프된다.
VG> Vbis+ VA+ VT
상기 트랜지스터들은 신호 처리동안 "온" 또는 "오프"로 명확히 정의된다. 따라서, 수학식 2 및 수학식 3으로, 상기 게이트 전압(VG)에 "금지대((forbidden zone)"가 있다는 것을 의미한다.
Vbis+ VA+ VT> VG> Vbis- VA+ VT
신호 처리동안, 상기 게이트 전압(VG)은 상기 범위에 있지 않게 된다. 만약 있게 된다면, 심각한 왜곡이 일어나게 된다. 본 발명의 스위칭 메카니즘은 기어 스위치동안 단지 상기 일만이 일어나게 한다.
상기 기술한 과정은, 상기 동조 범위를 확장하는데는 도움을 주지만, 상기 동조 전압(Vtun) 및 스위치(14)의 위치를 제어하여야 하기 때문에, 동조 전압을 복잡하게 한다. 또 다른 문제는 많은 응용에서 불편한 것으로서 상기 스위치 작업이 갑자기(abruptly) 행해진다는 것이다. 예를 들어, 동조 루프에서 불안정하게 된다. 따라서, 연속적인 방법으로 포함할 수 있는 상기 확장된 동조 범위를 통해 단일 입력을 갖는 것이 바람직하다. 이는 기어 또는 자동 전송을 스위칭하는 회로를 필요로 한다.
도 3의 스위치(14)의 위치는 동조 전압(Vtun)에 의해 자체적으로 조절된다. 상기 스위치(14)가 "A" 위치에 있고 상기 동조 전압(Vtun)이 너무 높아지면, 상기 스위치(14)는 "B" 위치로 설정된다. 마찬가지로, 상기 스위치(14)가 "B" 위치에 있고 상기 동조 전압(Vtun)이 너무 낮아지면, 상기 스위치(14)는 "A" 위치로 설정된다. 도 4는 상기 기능을 실행하는 회로를 도시한다.
스위치(20)의 상부(21a)는 도 3의 스위치와 동일한 기능을 한다. 스위치(20)는, 인입 동조 전압(Vtun)을 두 기준 전압(Ve1및 Ve2) 중 하나와 비교하는 비교기(22)에 의해 작동된다. 상기 기준 전압(Ve1및 Ve2) 모두는 상기 동조 전압 한계 내에서 상기 수학식 2에 의해 설정되는데, 기준 전압(Ve1)은 상한에 가깝고, 기준 전압(Ve2)은 하한에 가깝다. 출력(Vtun1및 Vtun2)은 도 3의 동일하게 표시된 포인트에 대응한다. 상기 스위치(20)의 상부(21a)가 도시된 바와 같이 "A" 위치에 있으면, 상기 필터의 MOSFET 그룹 모두가 온으로 스위칭된다. 비교기(22)는 상기 동조 전압(Vtun)과 상기 동조 전압 범위의 상한에 가까운 상기 기준 전압(Ve1)을 비교한다. 상기 동조 전압(Vtun)이 상기 기준 전압(Ve1)보다 크면, 비교기(22)는 상기 상태를 검출하고, 스위치(21b)를 "B" 위치로 토글링한다. 상기 필터는 제 1 기어로 스위칭되고, MOSFET 그룹은 스위칭 오프된다. 비교기(22)는 다시 기준 전압(Ve2)을 비교한다. 상기 동조 전압(Vtun)이 상기 기준 전압(Ve2)보다 작아지면, 상기 하한에 가까워지고 상기 시스템은 제 2 기어로 다시 스위칭한다.
상기 동조 시스템은 단조롭지(monotonic) 않고, 상기 동조 전압(Vtun)과 상기 적분기의 시상수 사이에는 직접적인 관계가 없다.
상기 필터의 시상수를 구하기 위해, 일반적인 온 칩 매칭으로 상기 필터에 상기 MOSFET를 배치한 외부의 MOSFET의 셋(set)을 사용한다. 이는 도 5에 도시된다. 제어 전압(Vcntrl)은, 각각, 이득(+1)과 이득(-1)으로, 두 전압 증폭기(52 및 54)에 의해 버퍼링된다. 상기 방법에서, 상기 두 MOSFET(Mr1및 Mr2)의 채널에 걸린 전압은 균형을 이루고, 이는 비선형 효과를 완화시킨다. 상기 MOSFET(Mr1및 Mr2) 상의 전압은 Vcntrl에 의해 설정된다. 상기 소스 전류(I1)의 합을 전류(Icntrl)로부터 감산하고, 그 차이를 전류 증폭기(56)에 의해 반전시키고 커패시터(Cf)에 의해 전압으로 적분된다. 제어 루프(도시하지 않음)는 커패시터(Cf) 상의 전압을 안정화시켜, 전류(If)와 전류(Icntrl) 사이의 차이가 0이 되도록 한다. 따라서, 총 소스 전류(I1)는 상기 전류(Icntrl)와 같아진다. 상기 MOSFET(Mr1및 Mr2)의 소스 드레인 전압이 2Vcntrl과 같기 때문에, 상기 두 MOSFET(Mr1및 Mr2)의 유효 저항은 2Vcntrl/Icntrl이다. 상기 MOSFET(Mr1및 Mr2)이 상기 필터 내의 MOSFET를 가능한 환산 계수(scaling factor)로 매칭하면, 상기 필터 내의 모든 MOSFET는 2Vcntrl/Icntrl에 관련한 값으로 조정된다. 일정한 전압 또는 전류가 상기 입력(Vcntrl또는 Icntrl)중 하나에 인가되면, 나머지 입력은 상기 필터를 동조시키기 위해 사용될 수 있다. 상기 방식에서, 상기 확장된 동조 범위는 단일 동조 입력을 통해 포함될 수 있다.
도 6은 제어 루프가 어떻게 설정되는가를 도시한다. 상기 동조 메카니즘은 단조롭지 않고, 또한 선형이다. 상기 비(Vcntrl/Icntrl)가 안정한 오프 칩 저항기로부터 유도된다면, 상기 필터 전송 기능은 안정화되고, 즉, 온도 및 프로세스 변화에 무관하게 된다. 이는 매우 바람직하다.
이는 n 동조 라인(Vtun1, Vtun2, ... Vtun n)에 대해 불명확하게 확장될 수 있다.
기어 Vtun1 Vtun2 Vtun3
1 Vtun Vsup Vsup
2 Vtun Vtun Vsup
3 Vtun Vtun Vtun
표 1은 p채널 MOSFET에 기초한 3 기어(3-gear) 시스템용 동조 라인 전압의 한 제안을 도시한다. 다른 패턴도 가능하다. 상기 필터 또는 상기 동조 평가(tuning assessment) 회로의 확장은 큰 의미가 없고, 부가될 필요가 있는 각 기어에 대해, 외부 MOSFET는, 도 3의 MOSFET(M1및 M3)와 도 5의 MOSFET(Mr1및 Mr2)와 같이, 병렬 쌍으로 평행하게 있어야 한다.
도 4의 반자동 전송 부분(18)의 확장이 한층 더 복잡해진다. 도 7은 도 4의 기본 회로의 변형(elaboration)을 도시한다. 상기 수정된 회로(70)는 두 속도 이상을 갖는 자동 전송 구조의 보편적인 구조 블록으로 사용될 수 있다. 인입 동조 전압(Vin)은 상기 입력에 인가된다. 상기 출력 전압(Vout)은 상기 필터의 동조 전압 중 하나이고, 동조 가능한 저항기로 작동하는 MOSFET의 그룹의 게이트에 공급된다. 상기 출력은 상기 전원 전압(Vsup)에 스위칭되어 상기 그룹을 스위칭 오프 시키거나, 상기 회로의 입력에 스위칭되어 상기 그룹을 스위칭 온 시킨다. 동기 출력(lckout)은 상기 스테이지의 상태를 나타내고, 대응 MOSFET 그룹이 온이면 하이이고, 그렇지 않으면 로우이다. 상기 동기 입력(lckin)은 상기 회로를 상기 그룹이 온인 상태로 만든다.
도 8은 상기 블록 중 둘이 상호 접속되어 3 속도 전송(60)을 형성하는 것을 도시한다. 블록(70a)이 스위치 오프라고 가정하면, Vtun2이 Vsup로 스위칭된다. 이는 블록(70b)의 비교기에 의해 감지된다. 상기 전압(Vsup)이 기준 전압(Ve1또는 Ve2) 중 하나보다 높기 때문에, 블록(70b)도 역시 오프된다. 표 1에 따르면, 상기 회로는 제 1 기어 내에 있다. 동기 출력(lckout) 및 입력(lckin)은 모두 로우이고, 비교기(22)는 모두 기준 전압(Ve2)으로 스위칭된다. 상기 동조 전압(Vtun)이 상기 기준 전압(Ve2)보다 작아지면, 상기 블록(70b)의 입력이 계속 상기 전원 전압(Vsup)으로 스위칭되어 있기 때문에, 이는 블록(70a)에 의해서만 감지된다. 따라서, 단지 블록(70a)만이 스위칭되고, 상기 동조 전압(Vtun2)이 상기 동조 전압(Vtun)을 따르기 시작하며, 상기 회로가 제 2 기어에 있게 된다. 이는, 도 6에 도시된 바와 같은 궤환 회로가 상기 동조 전압(vtun)을 상기 기준 전압(Ve2) 이상의 레벨로 상승시킨다. 이는, 상기 블록이 상기 동조 전압(Vtun)을 역시 감지하므로, 블록(70b)이 스위칭되기 전에 행해져야 한다. 상기 타이밍을 실패하고 블록(70b)이 스위칭된다면, 상기 회로는 제 3 기어로 가지만, 필요할 때 제 2 기어로 자동적으로 정정 궤환한다.
제 2 기어에서, 상기 동조 전압(Vtun2)은 상기 동조 전압(Vtun)을 따른다. 상기 상황에서, 상기 동조 전압(Vtun)이 다시 상기 기준 전압(Ve2) 이하로 떨어지면, 블록(70b)은 스위치 온되고, 상기 회로는 제 3 기어에서, 블록(70a)을 온이 되게 하는, 블록(70b)의 동기 출력(lckout)에서 하이 레벨로 된다. 이는, 상기 기어에서 동조 전압(Vtun)이 기준 전압(Ve1) 이상으로 상승하면, 단지 블록(70b)만이 스위치 오프되고, 상기 회로는 제 2 기어로 스위치 다운되며, 제 1 기어로 직접 스위치되지 않는다. 이는, 상기 동조 전압(Vtun)이 기어 변화 후 급속히 감소되는 것을 가정할 수 있다. 동기 신호의 지연은 적절한 타이밍을 확보하기에 충분하도록 커야한다.
상기 언급한 바와 같이, 적절치 못한 타이밍이라면, 상기 회로는 제 1 기어로부터 스위칭 업(switching up)할 경우 상기 회로가 제 2 기어를 생략할 수 있고, 상기 동기 신호는 제 2 기어로 적절히 복귀하도록 한다. 이는 상기 동기 신호의 적절한 타이밍을 요구한다. 스위칭 업 및 스위칭 다운의 타이밍이 틀리면, 제 2 기어는 전혀 작동하지 않는다.
상기 도 8에 도시된 3 기어 반자동 전송은, 도 6에 도시된 바와 같은 루프에서, 도 5의 동조 평가 회로의 확장된 버전과 결합되어, 3 속도 자동 전송을 형성할 수 있다.
도 9는 실시예의 블록도이다. 3 기어 시스템으로서, 3 동조 라인(Vtun1-3)이 있다. 기어 제어 블록(18)의 구성이 도 10에 도시되고, 이는 도 8의 회로와 동일하다. 블록(138) 및 블록(139)은 각각, 도 8의 블록(70a) 및 블록(70b)에 대응한다. Vsw(140)은 임계값(Ve1및 Ve2)을 생성하고, 이들은 각각 'Vswh'와 'Vshl'로 불리운다. 전압 버퍼(102)는 상기 Vtun라인에 부가된다. 블록(139 및 138)은 각각 도 11 및 도 12에 도시된다. 상기 회로간의 차이점은 동기(lck) 입력 및 출력이다. 블록(139)은 동기 출력(lck)을 갖고 입력을 갖지 않는 반면, 블록(138)은 동기 입력(lck)을 갖고 출력을 갖지 않는다. 상기 비교기(22)는 M3및 M4의 쌍으로 구성된다. 상기 스위치는 MOSFET(M16, M17, M27, M29)로 구성된다.
도 13의 회로는 상기 기준 전압(Ve1및 Ve2)을 생성한다. 기준 전압(Ve2)은 저항 분할기(resistive divider)에 의해 생성된 200mV 정도이다. 기준 전압(Ve1)은 수학식 2로부터 구한 전압 Vbis- VA+ VT이다. Vbis는 상기 도면의 Vbal과 같다. MOSFET(M1)는 -VA+VT를 생성하는 방법으로 바이어스된다. 상기 MOSFET의 상호 컨덕턴스 변수의 효과를 (부분적으로) 소거하기 위해, MOSFET(M1)의 드레인 전류는 MOSFET(M0)을 통해 상기 전원 전압(VCC1)으로부터 유도된다.
도 14는 도 5의 회로를 나타내는 상기 동조 평가 회로를 도시한다. 상기 반전 전류 증폭기는 전류 미러의 쌍(M11/M22및 M13/M14)으로 실행된다. 상기 기준 MOSFET의 하나는 결합용 두 MOSFET의 병렬 접속으로 행해진다. "Vtbf"(120)는 반전 및 비반전 전압 증폭기를 포함한다. 상기 블록은 도 15에 도시된다. 상기 비반전 증폭기는, 다수의 MOSF 바이어스 전류 소스와 트랜지스터(Q0, Q1, Q41)로 구성된다. 상기 반전 증폭기는 트랜지스터(M34, M35, M37, M38, M39) 및 저항기(R6, R7)로 구성된다.
본 발명의 여러 실시예를 도시하고 설명하였지만, 첨부된 청구의 범위에 정의된 본 발명의 정신 및 관점을 벗어나지 않는 많은 변화 및 수정이 가능하다.

Claims (8)

  1. 동조 가능한 저항기로서 MOSFET를 사용하는 시스템의 동조 범위 확장 회로로서, 상기 동조 범위 확장 회로는,
    기존의 MOSFET(M3, M4) 각각에 병렬로 연결된 적어도 하나의 부가적인 MOSFET(M1, M2)와,
    동조 전압(Vtun)을 수신하는 입력과, 전원 전압(Vsup) 또는 기타 전압을 수신하는 입력과, 상기 기존의 MOSFET(M3, M4) 및 상기 적어도 하나의 부가적인 MOSFET(M1, M2)의 게이트에 연결된 출력을 갖는 스위칭 수단(14)을 포함하며, 상기 스위칭 수단은, 상기 동조 전압(Vtun) 및 상기 전원 전압(Vsup) 또는 기타 전압 사이에서 상기 MOSFET(M1, M2)의 게이트를 선택적으로 전환하여, 제 1 제어 신호 및 제 2 제어 신호를 생성하고, 상기 두 제어 신호에 의해서, 신호 처리동안 상기 적어도 하나의 부가적인 MOSFET(M1, M2)를 온 또는 오프 모드로 한정케 하며,
    상기 적어도 하나의 부가적인 MOSFET(M1, M2) 및 상기 기존의 MOSFET(M3, M4)가 동조되는 MOSFET(M1, M2, M3, M4)의 네트워크를 형성하는 동조 범위 확장 회로.
  2. 제 1 항에 있어서,
    상기 MOSFET의 동조 전압 한계를 나타내는 기준 신호를 제공하는 출력을 갖는 기준 수단과,
    상기 기준 수단의 출력에 연결된 입력(VC1, VC2)을 더 포함하는 상기 스위칭 수단(20)과,
    상기 동조 전압(Vtun)에 연결된 제 1 입력과, 상기 스위칭 수단(20)을 통해 상기 기준 수단에 연결된 제 2 입력과, 상기 스위칭 수단(20)에 연결된 출력을 포함하는 비교기 회로(22)로서, 상기 수신된 동조 전압(Vin)을 상기 기준 신호(VC1, VC2) 중 하나와 비교하고, 상기 동조 전압(Vtun)이 상기 기준 신호값 중 하나에 근접할 때 상기 스위칭 수단(20)이 상기 기준 신호 사이를 스위칭하도록 하는 비교기 회로(22)를 더 포함하는 동조 범위 확장 회로.
  3. 제 2 항에 있어서, 상기 동조된 MOSFET 네트워크의 실효값을 결정하는 평가 수단(assessment means)을 더 포함하는 동조 범위 확장 회로.
  4. 제 3 항에 있어서, 상기 평가 수단은,
    제어 전류를 수신하는 제어 전류 입력(Icntrl)과,
    제어 전압을 수신하는 제어 전압 입력(Vcntrl)과,
    각각이 상기 제어 전압(Vcntrl)에 연결된 입력과 출력을 갖고, 반대의 이득값(gain value)을 갖는 전압 증폭기의 쌍(52, 54)과,
    상기 전압 증폭기(52, 54)의 상기 출력에 연결되어 상기 시스템의 상기 기존의 MOSFET(M3, M4)를 트래킹하고, 그 게이트는 상기 스위칭 수단으로부터의 상기 제 1 및 제 2 제어 신호를 수신하는 트래킹 MOSFET(Mr1, Mr2)와,
    상기 제어 전류 및 트래킹 MOSFET(Mr1, Mr2)에 연결되어 상기 트래킹MOSFET(Mr1, Mr2)의 드레인 소스 전류를 상기 제어 전류와 비교하며, 상기 동조 전압(Vtun)을 출력하기 위한 출력을 갖는 비교 회로(56)를 포함하며,
    상기 제어 전류(Icntrl)와 상기 제어 전압(Vcntrl) 중 하나가 일정하게 유지될 때, 상기 제어 전류(Icntrl)와 상기 제어 전압(Vcntrl) 중 나머지 하나는 단일 동조 입력을 통해 상기 확장된 동조 범위를 제공하는 동조 범위 확장 회로.
  5. 제 2 항에 있어서, 상기 비교기 회로의 출력과 상기 스위칭 수단(20) 사이에 연결된 논리 회로로서, 동기 신호를 수신하는 제 1 입력(lckin)과, 상기 비교기(22)의 출력(lckout)에 연결된 제 2 입력과, 상기 스위칭 수단(20)에 연결된 출력을 가지며, 상기 동기 신호에 의해서 사용자는 상기 회로를 온 상태로 하게 하는 논리 회로를 더 포함하는 동조 범위 확장 회로.
  6. 제 5 항에 있어서, 상기 비교기의 출력은 동기 출력 신호를 제공하여 상기 MOSFET의 스테이지(stage)의 작동 상태를 결정하는 동조 범위 확장 회로.
  7. 제 5 항에 있어서, 상기 논리 게이트는 논리 OR 게이트를 포함하는 동조 범위 확장 회로.
  8. 제 2 항 또는 제 5 항에 있어서, 상기 기준 수단은, 제 1 기준 전압(VC1)을 발생하는 제 1 전압원과, 제 2 기준 전압(VC2)을 발생하는 제 2 기준 전압원을 포함하고, 상기 제 1 기준 전압은 상기 동조 범위의 상한과 실질적으로 동일한 값을 가지며, 상기 제 2 기준 전압은 상기 동조 범위의 하한과 실질적으로 동일한 값을 갖는 동조 범위 확장 회로.
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