KR20000051356A - 신호를 선택적으로 인터페이스하는 반도체 장치의 입출력 회로 - Google Patents

신호를 선택적으로 인터페이스하는 반도체 장치의 입출력 회로 Download PDF

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Abstract

본 발명은 반도체 장치의 입출력 회로에 관한 것으로서, 소정의 기준 전압이 인가되는 제1 패드, 외부 신호가 인가되는 제2 패드, 상기 제1 패드 및 제2 패드에 입력단이 연결되고 선택 신호에 제어단이 연결되며 상기 선택 신호에 응답하여 상기 기준 전압과 외부 신호의 전압 레벨을 비교하는 전압 비교기, 상기 제2 패드에 연결되며 상기 선택 신호에 응답하여 상기 외부 신호를 버퍼링(buffering)하는 버퍼, 및 상기 선택 신호에 응답하여 상기 전압 비교기의 출력과 상기 버퍼의 출력 중 하나를 출력하는 스위칭 회로를 구비함으로써 반도체 장치의 전력 소모가 감소된다.

Description

신호를 선택적으로 인터페이스하는 반도체 장치의 입출력 회로{Input/Output circuit for semiconductor device interfacing signal selectively}
본 발명은 전기 회로에 관한 것으로서, 상세하게는 신호를 인터페이스하기 위한 반도체 장치의 입출력 회로에 관한 것이다.
반도체 장치가 발달하면서 반도체 장치간에 신호를 주고받는 속도가 점점 빨라지고 있다. 이에 따라 반도체 장치의 입출력 회로는 점차 HSTL(High Speed Transceiver Level) 인터페이스를 채용하고 있다. HSTL 인터페이스는 기준 전압을 기준으로 ±100∼250[mV] 내에서 스윙(swing)하는 고속의 신호를 수신하는 회로로써 통상적으로 전압 비교기를 사용한다. 전압 비교기는 기준 전압이 유동적이라도 상기 기준 전압을 기준으로 입력되는 신호와 기준 전압과의 전압차만큼을 인식하여 내부 회로로 전송한다. 시스템 제작자는 하나의 반도체 장치를 다른 캐쉬(cache) 메모리 반도체 장치, 칩셋(chipset), 중앙처리장치(CPU) 등과 인터페이스함에 있어서 인터페이스되는 신호의 피크 전압(Vpeak-peak)을 결정하고, 상기 피크 전압의 절반 전압을 기준 전압으로 사용한다. 상기 인터페이스되는 신호는 규정에 따라 80[MHz]∼200[MHz] 사이에서 결정된다. 저주파수대의 신호 인터페이스를 사용하고 잡음에 취약한 저가형 시스템을 구성하거나 0[V]∼전원 전압 사이에서 스윙하는 신호 인터페이스를 구비하는 반도체 장치를 사용할 때 HSTL 인터페이스를 사용한다.
도 1은 종래의 반도체 장치의 입출력 회로를 도시한 블록도이다. 도 1을 참조하면, 입출력 회로(101)는 패드들(111,112), 전압 비교기(121), 출력부(131) 및 버퍼(141)를 구비한다. 전압 비교기(121)는 패드(111)를 통해 입력되는 기준 전압(Vref)과 패드(112)를 통해 입력되는 외부 신호(IN)의 전압 레벨을 비교한다. 즉, 전압 비교기(121)는 외부 신호(IN)의 전압이 기준 전압(Vref)보다 높으면 전원 전압(Vcc)을 출력하고, 외부 신호(IN)의 전압이 기준 전압(Vref)보다 낮으면 접지 전압(Vss)을 출력한다. 버퍼(141)는 전압 비교기로부터 출력되는 신호의 전압 레벨을 반도체 장치에 적합한 전압 레벨로 변환한다. 출력부(131)는 반도체 장치의 내부에서 발생한 내부 신호(OUT)를 제어 신호(P1)에 응답하여 출력한다. 즉, 제어 신호(P1)가 논리 하이(logic high)로써 인에이블(enable)되면 내부 신호(OUT)를 패드(112)를 통해서 외부로 출력하고, 제어 신호(P1)가 논리 로우(logic low)로써 디세이블(disable)되면 내부 신호(OUT)를 외부로 출력하지 않는다.
도 1에 도시된 회로를 통해 설명한 바와 같이, 종래의 반도체 장치는 하나의 입출력 회로(101)를 사용하여 한가지 신호만 인터페이스할 수가 있다. 즉, 상기 패드(112)를 통해 입력되는 신호가 노말(normal) 신호라면 입출력 회로(101)는 노말 신호만 인터페이스하고, 상기 패드(112)를 통해 입력되는 신호가 HSTL 신호라면 입출력 회로(101)는 HSTL 신호만 인터페이스하게 된다. 이와 같이, 종래의 반도체 장치는 노말 신호와 HSTL 신호를 동시에 인터페이스할 수가 없다. 때문에 노말 신호와 HSTL 신호를 모두 인터페이스하기 위해서는 반도체 장치에 구비되는 패드와 입출력 회로의 수가 증가하게 되고 그로 인하여 반도체 장치에서 소모되는 전류가 증가하게 된다. 전류 소모의 증가는 반도체 장치를 이용하는 시스템의 제작비 및 사용비를 감소시키려는 취지에 맞지 않는 것이다.
본 발명이 이루고자하는 기술적 과제는 노말 신호와 HSTL 신호를 선택적으로 인터페이스할 수 있는 반도체 장치의 입출력 회로를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 반도체 장치의 입출력 회로를 도시한 블록도.
도 2는 본 발명의 바람직한 실시예에 의한 반도체 장치의 입출력 회로를 도시한 블록도.
도 3은 상기 도 2에 도시된 버퍼의 상세 회로도.
도 4는 상기 도 2에 도시된 전압 비교기의 상세 회로도.
상기 기술적 과제를 이루기 위하여 본 발명은,
소정의 기준 전압이 인가되는 제1 패드, 외부 신호가 인가되는 제2 패드, 상기 제1 패드 및 제2 패드에 입력단이 연결되고 선택 신호에 제어단이 연결되며 상기 선택 신호에 응답하여 상기 기준 전압과 외부 신호의 전압 레벨을 비교하는 전압 비교기, 상기 제2 패드에 연결되며 상기 선택 신호에 응답하여 상기 외부 신호를 버퍼링하는 버퍼, 및 상기 선택 신호에 응답하여 상기 전압 비교기의 출력과 상기 버퍼의 출력 중 하나를 출력하는 스위칭 회로를 구비하는 것을 특징으로 하는 반도체 장치의 입출력 회로를 제공한다.
바람직하기는, 상기 전압 비교기는 상기 선택 신호가 논리 로우이면 상기 기준 전압과 상기 외부 신호의 전압 레벨을 비교하여 그 결과를 출력하고, 상기 선택 신호가 논리 하이이면 특정 전압 레벨의 신호를 출력하며, 상기 특정 전압 레벨은 논리 하이이다. 또한, 상기 전압 비교기는 상기 제어단에 바이어스 전압을 입력하고, 상기 선택 신호가 논리 로우인 상태에서 상기 바이어스 전압이 소정의 전압 이상이면 상기 기준 전압과 상기 외부 신호의 전압 레벨을 비교하여 그 결과를 출력하고, 상기 바이어스 전압이 소정의 전압 이하이면 아무 신호도 출력하지 않으며, 상기 소정의 전압은 NMOS 트랜지스터의 문턱 전압이다.
바람직하기는 또한, 상기 전압 비교기는 상기 선택 신호가 논리 로우일 때 상기 외부 신호의 전압 레벨이 상기 기준 전압보다 높으면 접지 전압 레벨의 신호를 출력하고, 상기 외부 신호의 전압 레벨이 상기 기준 전압보다 낮으면 전원 전압 레벨의 신호를 출력하며, 상기 버퍼는 상기 선택 신호가 논리 하이일 때 상기 외부 신호의 전압 레벨을 CMOS 전압 레벨로 변환하여 출력한다. 또, 상기 버퍼는 상기 CMOS 레벨로 변환된 신호를 반전하여 출력하며, 상기 스위칭 회로는 상기 제어 신호가 논리 하이이면 상기 버퍼의 출력을 출력하고, 상기 제어 신호가 논리 로우이면 상기 전압 비교기의 출력을 출력한다. 또한, 상기 입출력 회로는 상기 제2 패드에 연결되며 제어 신호에 응답하여 상기 반도체 장치의 내부에서 발생한 신호를 상기 제2 패드로 전달하는 출력부를 더 구비한다.
상기 본 발명에 따른 반도체 장치의 입출력 회로는 상기 노말 신호와 HSTL 신호를 선택적으로 입력할 수 있다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 바람직한 실시예에 의한 반도체 장치의 입출력 회로를 도시한 블록도이다. 도 2를 참조하면, 입출력 회로(201)는 제1 패드(211), 제2 패드(212), 전압 비교기(221), 버퍼들(231,241), 멀티플렉서(251) 및 출력부(261)를 구비한다.
제1 패드(211)에는 외부로부터 기준 전압(Vref)이 인가되고, 제2 패드(212)에는 외부 신호(IN1), 예컨대 노말(normal) 신호와 HSTL 신호가 인가된다.
전압 비교기(221)의 입력단은 제1 패드(211) 및 제2 패드(212)에 연결된다. 즉, 전압 비교기(221)의 반전 입력단(-)은 제1 패드(211)에 연결되고, 비반전 입력단(+)은 제2 패드(212)에 연결된다. 전압 비교기(221)의 제어단에는 바이어스 신호(Vbias)와 선택 신호(SEL)가 인가된다. 따라서, 전압 비교기(221)는 바이어스 신호(Vbias)와 선택 신호(SEL)에 응답하여 기준 전압(Vref)과 외부 신호(IN1)의 전압 레벨을 비교한다. 즉, 전압 비교기(221)는 바이어스 신호(Vbias)가 논리 하이(logic high)이고 선택 신호(SEL)가 논리 로우(low)이면 활성화되어 기준 전압(Vref)과 외부 신호(IN1)의 전압 레벨을 비교하고, 바이어스 신호(Vbias)가 논리 로우이거나 선택 신호(SEL)가 논리 하이이면 비활성화되어 기준 전압(Vref)과 외부 신호(IN1)를 비교하지 않는다.
버퍼(231)는 전압 비교기(221)의 출력단에 연결되며, 전압 비교기(221)의 출력을 버퍼링(buffering)한다. 즉, 버퍼(231)는 전압 비교기(221)의 출력 전압을 CMOS(Complementary Metal Oxide Semiconductor) 전압 레벨로 변환하여 멀티플렉서(251)로 인가한다.
버퍼(241)는 제2 패드(212)에 연결되며, 선택 신호(SEL)에 응답하여 외부 신호(IN1)를 버퍼링한다. 버퍼(241)는 인버터로 구성한다. 버퍼(241)는 선택 신호(SEL)가 논리 하이이면 활성화되어 제2 패드(212)를 통해서 입력되는 외부 신호(IN1)의 전압 레벨을 CMOS 전압 레벨로 변환한 다음 이를 다시 반전하여 출력한다.
멀티플렉서(251)는 버퍼(241)의 출력과 전압 비교기(221)의 출력을 입력한다. 멀티플렉서(251)는 선택 신호(SEL)에 응답하여 상기 전압 비교기(221)의 출력과 상기 버퍼(241)의 출력 중 하나를 선택하여 출력하는 스위칭 기능을 갖는다. 예컨대, 선택 신호(SEL)가 논리 로우이면 멀티플렉서(251)는 전압 비교기(221)의 출력을 출력하고, 선택 신호(SEL)가 논리 하이이면 버퍼(241)의 출력을 출력한다.
출력부(261)는 제어 신호(PA)에 응답하여 반도체 장치의 내부에서 발생한 내부 신호(OUTA)를 출력한다. 예컨대, 출력부(261)는 제어 신호(PA)가 논리 하이이면 상기 내부 신호(OUTA)를 제2 패드(212)를 통해서 외부로 전송하고, 제어 신호(PA)가 논리 로우이면 내부 신호(OUTA)를 출력하지 않는다.
도 3은 상기 도 2에 도시된 버퍼(241)의 상세 회로도이다. 도 3을 참조하면, 버퍼(241)는 인버터(311), 제1 및 제2 PMOS 트랜지스터들(321,322), 제1 및 제2 NMOS 트랜지스터들(331,332)을 구비한다. 인버터(311)는 선택 신호(SEL)를 반전시켜서 제1 PMOS 트랜지스터(321)의 게이트로 인가한다. 제2 PMOS 트랜지스터(322)의 게이트와 제1 NMOS 트랜지스터(331)의 게이트는 제2 패드(212)에 연결된다. 노드(N1)는 멀티플렉서(251)에 연결된다.
선택 신호(SEL)가 논리 로우이면 제1 PMOS 트랜지스터(321)와 제2 NMOS 트랜지스터(322)는 턴오프(turn-off)되므로 노드(N1)는 고 임피던스(high impedance) 상태로 된다. 따라서, 버퍼(241)는 외부 신호(IN1)에 관계없이 아무런 신호도 출력하지 않는다. 선택 신호(SEL)가 논리 하이이면 제1 PMOS 트랜지스터(321)와 제2 NMOS 트랜지스터(332)는 턴온(turn-on)된다. 이 상태에서 외부 신호(IN1)가 논리 하이이면 제1 NMOS 트랜지스터(331)가 턴온(turn-on)되므로 노드(N1)는 접지 전압(Vss) 레벨로 낮아지고, 외부 신호(IN1)가 논리 로우이면 제2 PMOS 트랜지스터(322)가 턴온되므로 노드(N1)는 전원 전압(Vcc) 레벨로 높아진다.
이와 같이, 버퍼(241)는 선택 신호(SEL)가 논리 로우이면 그 출력은 고 임피던스 상태로 되고, 선택 신호(SEL)가 논리 하이이면 입력되는 외부 신호(IN1)를 반전시켜서 출력하는 삼상 인버터 기능을 갖는다.
도 4는 상기 도 2에 도시된 전압 비교기(221)의 상세 회로도이다. 도 4를 참조하면, 전압 비교기(221)는 차동 증폭부(411)와 출력 제어부(451)를 구비한다.
차동 증폭부(411)는 NMOS 트랜지스터들(431∼434)과 PMOS 트랜지스터들(421,422) 및 인버터(441)를 구비한다. NMOS 트랜지스터들(433,434)은 바이어스 신호(Vbias)와 선택 신호(SEL)에 응답하여 전류원 역할을 한다. 즉, NMOS 트랜지스터들(433,434)은 바이어스 신호(Vbias)가 논리 하이 레벨, 예컨대 NMOS 트랜지스터(433)의 문턱 전압 이상이고, 선택 신호(SEL)가 논리 로우일 경우, 즉 인버터(441)의 출력이 논리 하이일 경우 모두 턴온되어 노드(N3)로부터 접지단으로 일정한 전류가 흐르게 한다. PMOS 트랜지스터들(421,422)은 전류 미러(mirror)를 형성한다. 따라서, PMOS 트랜지스터들(421,422)의 게이트에 논리 로우 레벨의 전압이 인가되면 PMOS 트랜지스터들(421,422)은 턴온되어 NMOS 트랜지스터들(431,432)의 드레인들에 동일한 전류를 공급한다. 차동 증폭부(411)에서 외부 신호(IN1)가 기준 전압(Vref)보다 높으면 노드(N2)의 전압은 전원 전압(Vcc) 레벨로 상승하고, 외부 신호(IN1)가 기준 전압(Vref)보다 낮으면 노드(N2)의 전압은 접지 전압(Vss) 레벨로 하강한다.
출력 제어부(451)는 NMOS 트랜지스터들(471,472)과 PMOS 트랜지스터들(461,462) 및 캐패시터(481)를 구비한다. NMOS 트랜지스터들(471,472)은 바이어스 신호(Vbias)와 선택 신호(SEL)에 응답하여 전압 비교기(221)의 출력 신호(OUTB)를 제어한다. 즉, NMOS 트랜지스터들(471,472)은 바이어스 신호(Vbias)가 논리 하이 레벨, 예컨대 NMOS 트랜지스터(471)의 문턱 전압 이상이고, 선택 신호(SEL)가 논리 로우일 경우, 즉 인버터(441)의 출력이 논리 하이일 경우 모두 턴온되어 전압 비교기(221)의 출력 신호(OUTB)의 전압을 접지 전압(Vss) 레벨로 하강시킨다. 선택 신호(SEL)가 논리 로우이면 PMOS 트랜지스터(462)는 턴오프되어 전압 비교기(221)의 출력 신호(OUTB)에 아무 영향을 주지 않지만, 선택 신호(SEL)가 논리 하이이면 인버터(441)의 출력이 논리 로우로 되어 NMOS 트랜지스터(472)는 턴오프되고 PMOS 트랜지스터(462)는 턴온되어서 전압 비교기(221)의 출력 신호(OUTB)는 전원 전압(Vcc) 레벨로 상승한다. 따라서, 선택 신호(SEL)가 논리 하이이면 전압 비교기(221)의 출력 신호(OUTB)는 외부 신호(IN1)에 관계없이 항상 논리 하이 상태로 유지된다. NMOS 트랜지스터들(471,472)이 턴온된 상태에서, 노드(N2)의 전압이 전원 전압(Vcc) 레벨이면 PMOS 트랜지스터(461)는 턴오프되므로 전압 비교기(221)의 출력 신호(OUTB)는 접지 전압(Vss) 레벨로 낮아지고, 반대로 노드(N2)의 전압이 접지 전압(Vss) 레벨이면 PMOS 트랜지스터(461)는 턴온되어 전압 비교기(221)의 출력 신호(OUTB)를 전원 전압(Vcc) 레벨로 높여준다.
이와 같이, 바이어스 신호(Vbias)가 논리 하이이고 선택 신호(SEL)가 논리 로우이면 차동 증폭부(411)와 출력 제어부(451)가 활성화되며, 이 상태에서 외부 신호(IN1)가 기준 전압(Vref)보다 높으면 출력 신호(OUTB)는 논리 로우로 되고, 반대로 외부 신호(IN1)가 기준 전압(Vref)보다 낮으면 출력 신호(OUTB)는 논리 하이로 된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예컨대, 본 명세서에서는 버퍼(241)로서 삼상 인버터를 사용하고 있으나 논리 회로로써 구성할 수도 있고, 버퍼(241)의 출력과 전압 비교기(221)의 출력을 선택하기 위하여 멀티플렉서(251)를 사용하고 있으나 이 또한 논리 회로를 이용하여 구현할 수도 있다. 그리고, 외부 신호(IN1)로는 노말 신호와 HSTL 신호들 외에 어떤 종류의 전송 신호들이 사용되더라도 본 발명에 따른 입출력 회로(201)는 두 가지 종류의 신호들 중 하나를 선택하여 이용할 수가 있기 때문에 상기 본 발명에 따른 입출력 회로(201)를 구비하는 반도체 장치에 다양한 종류의 신호들이 입력될 경우 그에 따른 전력 소모를 감소시킬 수 있다.
따라서, 본 발명의 진정한 기술적 보호의 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명의 입출력 회로(201)에 따르면, 노말 신호와 HSTL 신호를 선택적으로 사용할 수 있으며, 상기 본 발명의 입출력 회로(201)를 구비하는 반도체 장치는 전력 소모가 감소된다.

Claims (12)

  1. 소정의 기준 전압이 인가되는 제1 패드;
    외부 신호가 인가되는 제2 패드;
    상기 제1 패드 및 제2 패드에 입력단이 연결되고 선택 신호에 제어단이 연결되며, 상기 선택 신호에 응답하여 상기 기준 전압과 외부 신호의 전압 레벨을 비교하는 전압 비교기;
    상기 제2 패드에 연결되며 상기 선택 신호에 응답하여 상기 외부 신호를 버퍼링하는 버퍼; 및
    상기 선택 신호에 응답하여 상기 전압 비교기의 출력과 상기 버퍼의 출력 중 하나를 출력하는 스위칭 회로를 구비하는 것을 특징으로 하는 반도체 장치의 입출력 회로.
  2. 제1항에 있어서, 상기 전압 비교기는 상기 선택 신호가 논리 로우이면 상기 기준 전압과 상기 외부 신호의 전압 레벨을 비교하여 그 결과를 출력하고, 상기 선택 신호가 논리 하이이면 특정 전압 레벨의 신호를 출력하는 것을 특징으로 하는 반도체 장치의 입출력 회로.
  3. 제2항에 있어서, 상기 선택 신호는 상기 외부 신호가 HSTL 신호일 경우에 논리 로우로 되는 것을 특징으로 하는 반도체 장치의 입출력 회로.
  4. 제2항에 있어서, 상기 특정 전압 레벨은 논리 하이인 것을 특징으로 하는 반도체 장치의 입출력 회로.
  5. 제2항에 있어서, 상기 전압 비교기는 상기 제어단에 바이어스 신호를 입력하고, 상기 선택 신호가 논리 로우인 상태에서 상기 바이어스 신호의 전압이 소정 레벨 이상이면 상기 기준 전압과 상기 외부 신호의 전압 레벨을 비교하여 그 결과를 출력하고, 상기 바이어스 신호의 전압이 소정 레벨 이하이면 아무 신호도 출력하지 않는 것을 특징으로 하는 반도체 장치의 입출력 회로.
  6. 제5항에 있어서, 상기 소정 레벨은 NMOS 트랜지스터의 문턱 전압인 것을 특징으로 하는 반도체 장치의 입출력 회로.
  7. 제1항에 있어서, 상기 전압 비교기는 상기 선택 신호가 논리 로우일 때 상기 외부 신호의 전압 레벨이 상기 기준 전압보다 높으면 접지 전압 레벨의 신호를 출력하고, 상기 외부 신호의 전압 레벨이 상기 기준 전압보다 낮으면 전원 전압 레벨의 신호를 출력하는 것을 특징으로 하는 반도체 장치의 입출력 회로.
  8. 제1항에 있어서, 상기 버퍼는 상기 선택 신호가 논리 하이일 때 상기 외부 신호의 전압 레벨을 CMOS 전압 레벨로 변환하여 출력하는 것을 특징으로 하는 반도체 장치의 입출력 회로.
  9. 제8항에 있어서, 상기 선택 신호는 상기 외부 신호가 노말 신호일 때 논리 하이로 되는 것을 특징으로 하는 반도체 장치의 입출력 회로.
  10. 제8항에 있어서, 상기 버퍼는 상기 CMOS 레벨로 변환된 신호를 반전하여 출력하는 것을 특징으로 하는 반도체 장치의 입출력 회로.
  11. 제1항에 있어서, 상기 스위칭 회로는 상기 제어 신호가 논리 하이이면 상기 버퍼의 출력을 출력하고, 상기 제어 신호가 논리 로우이면 상기 전압 비교기의 출력을 출력하는 것을 특징으로 하는 반도체 장치의 입출력 회로.
  12. 제1항에 있어서, 상기 제2 패드에 연결되며 제어 신호에 응답하여 상기 반도체 장치의 내부에서 발생한 신호를 상기 제2 패드로 전달하는 출력부를 더 구비하는 것을 특징으로 하는 반도체 장치의 입출력 회로.
KR1019990001765A 1999-01-21 1999-01-21 신호를 선택적으로 인터페이스하는 반도체 장치의 입출력 회로 KR100604777B1 (ko)

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