KR20000045297A - Fabrication method of sram device - Google Patents

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KR20000045297A
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Abstract

PURPOSE: A fabrication method of SRAM device is provided to improve VCC min(minimum operation power supply voltage) characteristics. CONSTITUTION: A fabrication method of SRAM device comprises steps of: preparing a semiconductor substrate on which first to third active areas are defined; forming a first mask pattern for masking the first active area; injecting threshold voltage control ions for NMOS into the exposed area by using the first mask pattern as an ion injection mask; removing the first mask pattern; forming a second mask pattern exposing the second/third active areas; injecting threshold voltage control ions for NMOS into the exposed second/third active areas by using the second mask pattern as an ion injection mask; removing the second mask pattern; forming a third mask pattern exposing only the second active area; injecting threshold voltage control ions for NMOS into the exposed second active area by using the third mask pattern as an ion injection mask; and removing the third mask pattern.

Description

ＳＲＡＭ 소자의 제조방법Manufacturing method of SRM element

본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히 완전 CMOS형 SRAM 소자의 웰 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly, to a well forming method of an all CMOS type SRAM device.

반도체 메모리 소자는 기억방식에 따라 디램(DRAM; Dynamic Random Access Memory)과 에스램(SRAM; Static Random Access Memory)으로 분류된다. SRAM은 빠른 스피드와 저전력 소모 및 단순작동으로 구동되는 소자로서 매우 각광받는 메모리 소자이다. 또한 DRAM과는 달리 주기적으로 저장된 정보를 리프레시할 필요가 없을 뿐만 아니라 설계가 용이한 장점을 갖는다.Semiconductor memory devices are classified into a dynamic random access memory (DRAM) and a static random access memory (SRAM) according to a memory method. SRAM is a very popular memory device driven by high speed, low power consumption and simple operation. In addition, unlike DRAM, it is not necessary to refresh periodically stored information and has an advantage of easy design.

일반적으로, SRAM 셀은 2개의 풀다운(pull-down) 소자와, 2개의 억세스(access) 소자 및 2개의 풀업(pull-up)소자로 구성되고, 풀업 소자의 구성에 따라 완전(full) CMOS형과, 고부하저항(HLR; High Load Resistor)형과, 박막 트랜지스터(TFT; Thin Film Transistor)형의 3가지 구조로 분류된다. 완전 CMOS형은 P채널 벌크 모스펫(P-channel bulk MOSFET)이 풀업 소자로 사용되고, HLR형은 높은 저항값을 갖는 폴리실리콘층이 풀업소자로 사용되며, TFT형은 P채널 폴리실리콘 TFT가 풀업 소자로 사용된다. 여기서, 완전 CMOS형 제조공정이 단순함과 더불어 동작시 고전류를 얻을 수 있고 메모리의 안정성에 우수하다.In general, an SRAM cell is composed of two pull-down devices, two access devices, and two pull-up devices, depending on the configuration of the pull-up device. And a high load resistance (HLR) type and a thin film transistor (TFT) type. P-channel bulk MOSFET is used as a pull-up device for the full CMOS type, and a polysilicon layer having a high resistance value is used as the pull-up device for the HLR type, and a P-channel polysilicon TFT is used for the TFT type. Used as Here, the all-CMOS manufacturing process is simple, high current can be obtained during operation, and the stability of the memory is excellent.

도 1은 일반적인 완전 CMOS형 SRAM 셀을 나타낸 회로도이다.1 is a circuit diagram showing a general all CMOS SRAM cell.

도 1을 참조하면, 풀업용 제 1 PMOS 트랜지스터(Q1)와 풀다운용 제 1 NMOS 트랜지스터(Q3)로 제 1 CMOS 인버터가 구성되고, 풀업용 제 2 PMOS 트랜지스터와 풀다운용 제 2 NMOS 트랜지스터로 제 2 CMOS 인버터가 구성된다. 제 1 노드(N1)에서 제 1 CMOS 인버터의 출력과 제 2 CMOS 인버터의 입력이 접속되고, 제 2 노드(N2)에서 제 1 CMOS 인버터의 출력과 제 2 CMOS 인버터의 입력이 접속된다. 억세스용 제 3 NMOS 트랜지스터(Q5, Q6)는 그의 소오스가 비트라인(BL1, BL2)에 각각 접속되고, 그의 게이트는 워드라인(WL)에 각각 접속된다.Referring to FIG. 1, a first CMOS inverter includes a first PMOS transistor Q1 for pullup and a first NMOS transistor Q3 for pulldown, and a second PMOS transistor for pullup and a second NMOS transistor for pulldown. The CMOS inverter is configured. The output of the first CMOS inverter and the input of the second CMOS inverter are connected at the first node N1, and the output of the first CMOS inverter and the input of the second CMOS inverter are connected at the second node N2. Sources of the third NMOS transistors Q5 and Q6 for access are connected to the bit lines BL1 and BL2, respectively, and their gates are respectively connected to the word lines WL.

한편, 상기한 SRAM 셀에서 최소 동작 파워 공급전압(minum operation poere supply voltage; VCC min) 특성은 풀다운용 제 3 및 제 4 NMOS 트랜지스터(Q3, Q4)의 문턱전압(thereshold voltage)과 노드(N1, N2) 전압이 같아지는 시점의 파워 공급전압으로 정의된다. 이러한 VCC min 특성은 저전력화에 대응하는데 요구되는 특성으로서, 전력소모면에 큰 영향을 미친다. 종래에는 대기전류(stand by current) 특성을 개선하기 위하여, 주변영역 회로의 문턱전압보다 셀영역 회로의 문턱전압을 높게하였기 때문에, 상기한 VCC min 특성을 개선하는데 어려움이 있었다.On the other hand, in the SRAM cell, the minimum operation power supply voltage (VCC min) characteristic is the threshold voltage of the third and fourth NMOS transistors Q3 and Q4 for pulldown and the node N1,. N2) is defined as the power supply voltage at which the voltage is equal. The VCC min characteristic is a characteristic required to cope with low power, and has a great influence on the power consumption surface. In the related art, since the threshold voltage of the cell region circuit is higher than the threshold voltage of the peripheral region circuit in order to improve the stand by current characteristic, it is difficult to improve the VCC min characteristic.

따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, VCC min 특성을 효과적으로 개선할 수 있는 SRAM 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method of manufacturing an SRAM device capable of effectively improving the VCC min characteristics, which is to solve the above-described conventional problems.

도 1은 일반적인 완전 CMOS형 SRAM 셀을 나타낸 회로도.1 is a circuit diagram showing a typical full CMOS SRAM cell.

도 2는 본 발명의 실시예에 따른 완전 CMOS형 SRAM 소자의 제조방법을 설명하기 위한 평면도.2 is a plan view illustrating a method of manufacturing a fully CMOS SRAM device according to an embodiment of the present invention.

〔도면의 주요 부분에 대한 부호의 설명〕[Description of Code for Major Parts of Drawing]

100 : 반도체 기판 200 : 게이트100 semiconductor substrate 200 gate

M1∼M3 : 제 1 내지 제 3 마스크 패턴M1 to M3: first to third mask patterns

A1∼A4 : 액티브 영역 Q1, Q2 : PMOS 트랜지스터A1 to A4: active regions Q1 and Q2: PMOS transistors

Q3∼Q6 : NMOS 트랜지스터 BL1, BL2 : 비트라인Q3 to Q6: NMOS transistors BL1 and BL2: bit lines

WL : 워드라인 N1, N2 : 노드WL: wordline N1, N2: node

상기 목적을 달성하기 위한 본 발명에 따른 SRAM 소자의 제조방법은 셀영역 및 주변영역이 구비되고, 필드 산화막에 의해 셀 영역이 풀업 소자용 제 1 액티브 영역과, 풀다운 소자용 제 2 액티브 영역 및 억세스 소자용 제 3 액티브 영역이 정의된 반도체 기판을 제공하는 단계; 반도체 기판 상에 상기 제 1 액티브 영역을 마스킹하는 제 1 마스크 패턴을 형성하는 단계; 제 1 마스크 패턴을 이온주입 마스크로하여 노출된 영역으로 NMOS용 문턱전압조절이온을 제 1 이온주입하는 단계; 제 1 마스크 패턴을 제거하는 단계; 기판 상에 제 2 및 제 3 액티브 영역을 노출시키는 제 2 마스크 패턴을 형성하는 단계; 제 2 마스크 패턴을 이온주입 마스크로하여 상기 노출된 제 2 및 제 3 액티브 영역으로 NMOS용 문턱전압조절이온을 제 2 이온주입하는 단계; 제 2 마스크 패턴을 제거하는 단계; 기판 상에 제 2 액티브 영역만을 노출시키는 제 3 마스크 패턴을 형성하는 단계; 제 3 마스크 패턴을 이온주입 마스크로하여 노출된 제 2 액티브 영역으로 NMOS 문턱전압조절이온을 제 3 이온주입하는 단계; 및, 제 3 마스크 패턴을 제거하는 단계를 포함한다.A method of manufacturing the SRAM device according to the present invention for achieving the above object is provided with a cell region and a peripheral region, the cell region is a first active region for the pull-up element, the second active region and access for the pull-down element by the field oxide film Providing a semiconductor substrate having a third active region defined for the device; Forming a first mask pattern on the semiconductor substrate to mask the first active region; First implanting the NMOS threshold voltage regulation ion into the exposed region using the first mask pattern as an ion implantation mask; Removing the first mask pattern; Forming a second mask pattern exposing the second and third active regions on the substrate; Implanting a second ion implantation voltage threshold ion for NMOS into the exposed second and third active regions using a second mask pattern as an ion implantation mask; Removing the second mask pattern; Forming a third mask pattern exposing only the second active region on the substrate; A third ion implantation of the NMOS threshold voltage regulation ion into the exposed second active region using the third mask pattern as an ion implantation mask; And removing the third mask pattern.

본 실시예에서, NMOS용 문턱전압조절이온은 BF2이온이고, 제 1 이온주입은 25 내지 35KeV의 에너지에서 5×1012내지 6×1012이온/㎠의 도스량으로 진행하고, 제 2 이온주입은 25 내지 35KeV의 에너지에서 0.75×1012내지 0.85×1012이온/㎠의 도스량으로 진행하고, 제 3 이온주입은 25 내지 35KeV의 에너지에서 0.65×1012내지 0.75×1012이온/㎠의 도스량으로 진행한다.In the present embodiment, the threshold voltage regulation ion for NMOS is BF 2 ions, the first ion implantation proceeds at a dose of 5 × 10 12 to 6 × 10 12 ions / cm 2 at an energy of 25 to 35 KeV, and the second ion Implantation proceeds at a dose of 0.75 × 10 12 to 0.85 × 10 12 ions / cm 2 at an energy of 25 to 35 KeV, and third ion implantation is 0.65 × 10 12 to 0.75 × 10 12 ions / cm 2 at an energy of 25 to 35 KeV Proceed to the dose of.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention.

도 2는 본 발명의 실시예에 따른 SRAM 셀을 구현하기 위한 평면도로서, 셀영역만을 나타낸다. 또한, 도 2에서, M1은 풀업용 PMOS 트랜지스터(Q1, Q2; 도 1참조)를 제외한 셀영역 및 주변영역(미도시)의 NMOS 트랜지스터용 문턱전압 조절용 제 1 마스크 패턴이고, M2는 풀다운 및 억세스용 NMOS 트랜지스터(Q3∼Q6; 도 1 참조)의 문턱전압 조절용 제 2 마스크 패턴이고, M3는 풀다운용 NMOS 트랜지스터(Q3, Q4)의 문턱전압 조절용 제 3 마스크 패턴이다.2 is a plan view for implementing an SRAM cell according to an embodiment of the present invention, and shows only a cell region. In addition, in FIG. 2, M1 is a first mask pattern for adjusting the threshold voltage for NMOS transistors in the cell region and the peripheral region (not shown) except for the pull-up PMOS transistors Q1 and Q2 (see FIG. 1), and M2 is pulldown and access. The second mask pattern for threshold voltage adjustment of the NMOS transistors Q3 to Q6 (see FIG. 1) is used, and M3 is the third mask pattern for threshold voltage adjustment of the NMOS transistors Q3 and Q4 for pulldown.

도 2를 참조하면, 반도체 기판(100) 상에 필드 산화막(미도시)을 형성하여, 풀업용 PMOS 트랜지스터(Q1, Q2)의 액티브 영역(A1, A2)을 정의함과 더불어, 풀다운 및 억세스용 NMOS 트랜지스터(Q3∼Q6)의 액티브 영역(A3, A4)을 각각 정의한다. 그런 다음, 포토리소그라피로 기판(100) 상에 액티브 영역(A1, A2)를 마스킹하고 셀영역 및 주변영역을 노출시키는 제 1 마스크 패턴(M1)을 형성한다. 제 1 마스크 패턴(M1)을 이온주입 마스크로하여 노출된 셀영역 및 주변영역으로 NMOS 트랜지스터용 문턱전압 조절이온, 바람직하게 BF2이온을 제 1 이온주입한다. 여기서, 제 1 이온주입은 25 내지 35KeV, 바람직하게 30KeV의 에너지에서 5×1012내지 6×1012이온/㎠, 바람직하게 5.5×1012이온/㎠의 도스량으로 진행한다. 이때, 셀영역 및 주변영역의 NMOS 트랜지스터의 문턱전압은 0.72 내지 0.73V 정도로 조절된다.Referring to FIG. 2, a field oxide film (not shown) is formed on the semiconductor substrate 100 to define active regions A1 and A2 of the pull-up PMOS transistors Q1 and Q2, as well as for pull-down and access. The active regions A3 and A4 of the NMOS transistors Q3 to Q6 are defined, respectively. Then, the first mask pattern M1 is formed on the substrate 100 by photolithography to mask the active regions A1 and A2 and expose the cell region and the peripheral region. NMOS transistor threshold voltage ions, preferably BF 2 ions, are first implanted into the exposed cell region and the peripheral region using the first mask pattern M1 as an ion implantation mask. Here, the first ion implantation proceeds at a dose of 5 × 10 12 to 6 × 10 12 ions / cm 2, preferably 5.5 × 10 12 ions / cm 2 at an energy of 25 to 35 KeV, preferably 30 KeV. At this time, the threshold voltage of the NMOS transistors in the cell region and the peripheral region is adjusted to about 0.72 to 0.73V.

그리고 나서, 도시되지는 않았지만, 공지된 방법으로 제 1 마스크 패턴(M1)을 제거하고, 기판(100) 상에 포토리소그라피로 셀영역의 풀다운 및 억세스 트랜지스터(Q3∼Q6)의 액티브 영역(A3, A4)을 노출시키는 제 2 마스크 패턴(M2)을 형셩한다. 제 2 마스크 패턴(M2)을 이온주입 마스크로하여 노출된 액티브 영역(A3, A4)으로 NMOS 트랜지스터용 문턱전압 조절이온, 바람직하게 BF2이온을 제 2 이온주입한다. 여기서, 제 2 이온주입은 25 내지 35KeV, 바람직하게 30KeV의 에너지에서 0.75×1012내지 0.85×1012이온/㎠, 바람직하게 0.8×1012이온/㎠의 도스량으로 진행한다. 이때, 셀영역의 풀다운 및 억세스 트랜지스터(Q3∼Q6)의 문턱전압은 0.77 내지 0.78V로 조절된다.Then, although not shown, the first mask pattern M1 is removed by a known method, and the photolithography pull-down of the cell region and the active region A3, of the access transistors Q3 to Q6 are performed on the substrate 100. A second mask pattern M2 exposing A4) is formed. A second ion implantation of threshold voltage regulation ions, preferably BF 2 ions, for the NMOS transistor is performed into the exposed active regions A3 and A4 using the second mask pattern M2 as an ion implantation mask. Here, the second ion implantation proceeds at a dose of 0.75 × 10 12 to 0.85 × 10 12 ions / cm 2, preferably 0.8 × 10 12 ions / cm 2 at an energy of 25 to 35 KeV, preferably 30 KeV. At this time, the pull-down of the cell region and the threshold voltages of the access transistors Q3 to Q6 are adjusted to 0.77 to 0.78V.

그리고 나서, 도시되지는 않았지만, 공지된 방법으로 제 2 마스크 패턴(M1)을 제거하고, 기판(100) 상에 포토리소그라피로 셀영역의 액티브 영역(A3, A4) 중 풀다운용 NMOS 트랜지스터(Q3, Q4)의 액티브 영역만을 노출시키는 제 3 마스크 패턴(M3)을 형성한다. 제 3 마스크 패턴(M3)을 이온주입 마스크로하여 노출된 액티브 영역으로 NMOS 트랜지스터용 문턱전압 조절이온, 바람직하게 BF2이온을 제 3 이온주입한다. 여기서, 제 3 이온주입은 25 내지 35KeV, 바람직하게 30KeV의 에너지에서 0.65×1012내지 0.75×1012이온/㎠, 바람직하게 0.7×1012이온/㎠의 도스량으로 진행한다. 이때, 풀다운용 NMOS 트랜지스터(Q3, Q4)의 문턱전압은 0.82 내지 0.83V로 조절된다. 그리고 나서, 도시되지는 않았지만, 공지된 방법으로 제 3 마스크 패턴(M3)을 제거하고, 풀업용 PMOS 트랜지스터(Q1, Q2)의 문턱전압을 조절한다. 그런 다음, 기판(100) 전면에 게이트 산화막(미도시) 및 게이트용 물질막을 증착하고 패터니여, 도 2에 도시된 바와 같은 게이트(200)를 형성한다.Then, although not shown, the second mask pattern M1 is removed by a known method, and the pull-down NMOS transistors Q3, A, of the active regions A3 and A4 of the cell region are removed by photolithography on the substrate 100. A third mask pattern M3 exposing only the active region of Q4) is formed. A third ion implantation threshold voltage ion, preferably BF 2 , for the NMOS transistor is implanted into the exposed active region using the third mask pattern M3 as an ion implantation mask. Here, the third ion implantation proceeds at a dose of 0.65 × 10 12 to 0.75 × 10 12 ions / cm 2, preferably 0.7 × 10 12 ions / cm 2 at an energy of 25 to 35 KeV, preferably 30 KeV. At this time, the threshold voltages of the pull-down NMOS transistors Q3 and Q4 are adjusted to 0.82 to 0.83V. Then, although not shown, the third mask pattern M3 is removed by a known method, and the threshold voltages of the pull-up PMOS transistors Q1 and Q2 are adjusted. Thereafter, a gate oxide film (not shown) and a material film for the gate are deposited on the entire surface of the substrate 100 to form a gate 200 as shown in FIG. 2.

상기한 본 발명에 의하면, 셀 영역 및 주변영역의 NMOS 트랜지스터의 문턱전압조절을 3단계의 이온주입공정으로 진행하여, 주변영역의 NMOS 트랜지스터와, 셀영역의 억세스용 NMOS 트랜지스터와, 풀다운용 NMOS 트랜지스터의 문턱전압을 다르게 조절한다. 즉, 주변영역의 NMOS 트랜지스터보다 셀영역의 NMOS 트랜지스터의 문턱전압을 더 크게 조절하고, 셀영역에서는 억세스용 NMOS 트랜지스터보다 풀다운용 NMOS 트랜지스터의 문턱전압을 크게 조절한다. 이에 따라, 비트라인 전압에서 노드 전압으로의 전압강하 발생이 감소되어 VCC min 특성이 개선됨으로써, 저전력화에 대응하기가 용이해진다.According to the present invention described above, the threshold voltage of the NMOS transistors in the cell region and the peripheral region is controlled in three stages of ion implantation, whereby the NMOS transistor in the peripheral region, the NMOS transistor for access in the cell region, and the pull-down NMOS transistor are performed. Adjust the threshold voltage differently. That is, the threshold voltage of the NMOS transistor of the cell region is adjusted to be larger than that of the NMOS transistor of the peripheral region, and the threshold voltage of the pull-down NMOS transistor is adjusted to be larger than that of the access NMOS transistor in the cell region. Accordingly, the occurrence of the voltage drop from the bit line voltage to the node voltage is reduced to improve the VCC min characteristic, thereby facilitating coping with low power.

또한, 상기 실시예에서는 완전 CMOS형 SRAM 셀에 대해서만 설명하였지만, HLR형 SRAM셀 및 TFT형 SRAM셀에 대해서도 용이하게 적용하여 실시할 수 있다.Incidentally, in the above embodiment, only the full CMOS type SRAM cell has been described, but the present invention can be easily applied to the HLR type SRAM cell and the TFT type SRAM cell.

또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.In addition, this invention is not limited to the said Example, It can variously deform and implement within the range which does not deviate from the technical summary of this invention.

Claims (6)

셀영역 및 주변영역이 구비되고, 필드 산화막에 의해 상기 셀 영역이 풀업 소자용 제 1 액티브 영역과, 풀다운 소자용 제 2 액티브 영역 및 억세스 소자용 제 3 액티브 영역이 정의된 반도체 기판을 제공하는 단계;Providing a semiconductor substrate having a cell region and a peripheral region, the cell region being defined by a field oxide film, wherein the first active region for pull-up elements, the second active region for pull-down elements, and the third active region for access elements are defined; ; 상기 반도체 기판 상에 상기 제 1 액티브 영역을 마스킹하는 제 1 마스크 패턴을 형성하는 단계;Forming a first mask pattern on the semiconductor substrate to mask the first active region; 상기 제 1 마스크 패턴을 이온주입 마스크로하여 노출된 영역으로 NMOS용 문턱전압조절이온을 제 1 이온주입하는 단계;First implanting an NMOS threshold voltage regulation ion into the exposed region by using the first mask pattern as an ion implantation mask; 상기 제 1 마스크 패턴을 제거하는 단계;Removing the first mask pattern; 상기 기판 상에 상기 제 2 및 제 3 액티브 영역을 노출시키는 제 2 마스크 패턴을 형성하는 단계;Forming a second mask pattern exposing the second and third active regions on the substrate; 상기 제 2 마스크 패턴을 이온주입 마스크로하여 상기 노출된 제 2 및 제 3 액티브 영역으로 상기 NMOS용 문턱전압조절이온을 제 2 이온주입하는 단계;Implanting the second threshold voltage regulating ion for the NMOS into the exposed second and third active regions by using the second mask pattern as an ion implantation mask; 상기 제 2 마스크 패턴을 제거하는 단계;Removing the second mask pattern; 상기 기판 상에 상기 제 2 액티브 영역만을 노출시키는 제 3 마스크 패턴을 형성하는 단계;Forming a third mask pattern exposing only the second active region on the substrate; 상기 제 3 마스크 패턴을 이온주입 마스크로하여 상기 노출된 제 2 액티브 영역으로 상기 NMOS 문턱전압조절이온을 제 3 이온주입하는 단계; 및,Performing a third ion implantation of the NMOS threshold voltage regulating ion into the exposed second active region using the third mask pattern as an ion implantation mask; And, 상기 제 3 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 SRAM 소자의 제조방법.Removing the third mask pattern. 제 1 항에 있어서, 상기 NMOS용 문턱전압조절이온은 BF2이온인 것을 특징으로 하는 SRAM 소자의 제조방법.The method of claim 1, wherein the threshold voltage regulating ion for NMOS is BF 2 ions. 제 2 항에 있어서, 상기 제 1 이온주입은 25 내지 35KeV의 에너지에서 5×1012내지 6×1012이온/㎠의 도스량으로 진행하는 것을 특징으로 하는 SRAM 소자의 제조방법.The method of claim 2, wherein the first ion implantation is performed at a dose of 5 × 10 12 to 6 × 10 12 ions / cm 2 at an energy of 25 to 35 KeV. 제 2 항에 있어서, 상기 제 2 이온주입은 25 내지 35KeV의 에너지에서 0.75×1012내지 0.85×1012이온/㎠의 도스량으로 진행하는 것을 특징으로 하는 SRAM 소자의 제조방법.The method of claim 2, wherein the second ion implantation proceeds at a dose of 0.75 × 10 12 to 0.85 × 10 12 ions / cm 2 at an energy of 25 to 35 KeV. 제 2 항에 있어서, 상기 제 3 이온주입은 25 내지 35KeV의 에너지에서 0.65×1012내지 0.75×1012이온/㎠의 도스량으로 진행하는 것을 특징으로 하는 SRAM 소자의 제조방법.The method of claim 2, wherein the third ion implantation proceeds at a dose of 0.65 × 10 12 to 0.75 × 10 12 ions / cm 2 at an energy of 25 to 35 KeV. 제 1 항에 있어서, 상기 풀업소자는 PMOS 트랜지스터, 고저항 소자 또는 TFT 인 것을 특징으로 하는 SRAM 소자의 제조방법.The method of claim 1, wherein the pull-up element is a PMOS transistor, a high resistance element, or a TFT.
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* Cited by examiner, † Cited by third party
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US9136187B2 (en) 2013-07-12 2015-09-15 Samsung Electronics Co., Ltd. Method of adjusting a threshold voltage of a transistor in the forming of a semiconductor device including the transistor

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