KR0179818B1 - Sram - Google Patents
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Abstract
본 발명은 에스램(SRAM)에 관한 것으로, 게이트가 워드라인에 접속되고 드레인이 비트라인에 접속되며 그 소스가 제2엔모스 트랜지스의 게이트에 연결되는 제1 엔모스 트랜지스터와; 상기 제1 엔모스 트랜지스터의 소스에 연결되는 캐패시터와: 상기 제1엔모스 트랜지스터의 소스에 게이트가 연결되고 드레인이 부하저항을 통해 전원전압을 인가받으며 그 소스는 접지에 연결되는 제2 엔모스 트랜지스터와; 상기 제2 엔모스 트랜지스터의 드레인에 게이트가 연결되고 드레인이 부하저항을 통해 전원전압을 인가받고 그 소스는 상기 제2 엔모스 트랜지스터의 게이트에 연결되는 피모스 트랜지스터를 구비하여 그 등가회로가 이루어지며, 상기의 등가회로를 공정상에서 구현하면 실리콘 기판의 액티브 영역에 걸쳐 필드 산화막까지 형성되어 제1 엔모스 게이트를 이루는 제1 폴리실리콘과; 액티브 영역과 필드 산화막에 번갈아 가며 형성되어 피모스 게이트를 이루는 제2 폴리실리콘과: 액티브 영역과 필드 산화막의 전반에 제1 엔모스 게이트 및 피모스 게이트에 걸쳐 형성되어 제2 엔모스 게이트를 이루는 제3폴리실리콘과; 상기 제2 폴리실리콘 및 제3 폴리실리콘으로 형성되는 캐패시터와; 제3 폴리실리콘으로 형성되는 로드저항을 구비하여 구성되는데; 상기와 같이 캐패시터를 이용하여 에스램(SRAM)을 구성함으로써 트랜지스터의 갯수를 줄이고 비대칭성을 개선하며, 에스램(SRAM)의 동작 특성을 향상시킬 수 있는 장점이 있다.The present invention relates to an SRAM, comprising: a first NMOS transistor having a gate connected to a word line, a drain connected to a bit line, and a source connected to a gate of a second NMOS transistor; A capacitor connected to a source of the first NMOS transistor: a second NMOS transistor having a gate connected to the source of the first NMOS transistor, a drain being supplied with a power supply voltage through a load resistor, and the source of which is connected to ground Wow; A gate is connected to the drain of the second NMOS transistor, a drain is supplied with a power supply voltage through a load resistor, and a source thereof includes a PMOS transistor connected to the gate of the second NMOS transistor, and an equivalent circuit thereof is formed. When the equivalent circuit is implemented in a process, the first polysilicon is formed up to the field oxide film over the active region of the silicon substrate to form a first NMOS gate; A second polysilicon formed alternately between the active region and the field oxide film to form a PMOS gate: a second polysilicon formed across the active region and the field oxide film over the first NMOS gate and the PMOS gate to form a second NMOS gate; Tripolysilicon; A capacitor formed of the second polysilicon and the third polysilicon; A load resistor formed of third polysilicon; By configuring an SRAM using a capacitor as described above, there is an advantage in that the number of transistors is reduced, the asymmetry is improved, and the operation characteristics of the SRAM are improved.
또한, 캐패시터의 노드전극 및 피모스 트랜지스터의 하부게이트를 제2 폴리실리콘으로써 동시에 사용할 수 있고, 캐패시터의 플레이트 전극과 피모스 게이트의 채널 및 로드저항을 제3 폴리실리콘으로써 동시에 사용할 수 있는 장점이 있다.In addition, there is an advantage that the node electrode of the capacitor and the lower gate of the PMOS transistor can be simultaneously used as the second polysilicon, and the channel and the load resistance of the plate electrode and the PMOS gate of the capacitor can be simultaneously used as the third polysilicon. .
Description
제1도는 종래 기술에 의한 에스램(SRAM) 등가회로도.1 is an SRAM equivalent circuit diagram according to the prior art.
제2도는 본 발명에 따른 에스램(SRAM) 등가회로도.2 is an SRAM equivalent circuit diagram according to the present invention.
제3도는 본 발명에 따른 에스램(SRAM)의 레이아웃도.3 is a layout diagram of an SRAM according to the present invention.
제4도의 (a)는 제3도의 A-A'를 도시한 단면도.(A) of FIG. 4 is sectional drawing which shows A-A 'of FIG.
(b)는 제3도의 B-B'를 도시한 단면도.(b) is sectional drawing which shows BB 'of FIG.
(c)는 제3도의 C-C'를 도시한 단면도.(c) is sectional drawing which shows C-C 'of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
TA,Q1 : 엔모스 트랜지스터 Q2 : 피모스 트랜지스터TA, Q1: NMOS transistor Q2: PMOS transistor
RL1,RL2 : 부하저항 C : 캐패시터RL1, RL2: Load resistance C: Capacitor
10 : 제1폴리실리콘 20 : 제2폴리실리콘10: first polysilicon 20: second polysilicon
30 : 제3폴리실리콘 40 : 액티브 영역30: third polysilicon 40: active region
50 : 제1비아컨택 60 : 제2비아컨택50: first via contact 60: second via contact
70 : 메탈컨택 80 : 필드 산화막70: metal contact 80: field oxide film
본 발명은 에스램(SRAM)에 관한 것으로, 특히 캐패시터를 이용하여 에스램(SRAM)을 구성함으로써 트랜지스터의 개수를 줄이고 비대칭성을 개선하며, 디램(DRAM)과 에스램(SRAM)의 두가지 특성을 갖게 함으로써 에스램(SRAM)의 동작 특성을 향상시키는 데에 적당하도록 한 에스램(SRAM)에 관한 것이다.The present invention relates to SRAM (SRAM), in particular by configuring the SRAM (SRAM) using a capacitor to reduce the number of transistors, improve the asymmetry, and the two characteristics of DRAM (SRAM) and SRAM (SRAM) The present invention relates to an SRAM that is suitable for improving the operating characteristics of the SRAM.
종래 에스램(SRAM)에 대해 첨부된 도면을 참조하여 설명하면 다음과 같다.A conventional SRAM will be described with reference to the accompanying drawings.
제1도에 도시된 바와 같이, 엔모스 트랜지스터 TD1과 TD2는 RL1과 RL2를 부하로 하는 인버터를 교차접속한 플립플롭(Flip-Flop)으로 기본셀을 형성하며, 각 기본셀은 엔모스 트랜지스터 TA1과 TA2로 비트라인(B/L)과 접속하고 그 게이트는 워드라인(W/L)에 접속됨으로써 에스램(SRAM)의 회로가 구성된다.As shown in FIG. 1, the NMOS transistors TD1 and TD2 form a base cell with flip-flops cross-connected with inverters that load RL1 and RL2, and each base cell is an NMOS transistor TA1. And the TA2 are connected to the bit line B / L and the gate thereof is connected to the word line W / L, thereby forming a circuit of the SRAM.
그러면, 상기와 같은 에스램(SRAM)의 동작에 대해 설명하면 다음과 같다.Then, the operation of the SRAM as described above is as follows.
먼저, 로우(OV) 라이트(WRITE)시의 동작을 살펴보면, 비트라인(B/L)에 하이(5V)가 인가되고 B/L에 로우(OV)가 인가되면 TA1과 TA2가 턴온(TURN ON)이 되어 A노드는 하이(5V)가 되고 B노드는 로우(OV)가 된다.First, the operation of the low (OV) write (WRITE), when the high (5V) is applied to the bit line (B / L) and the low (OV) is applied to the B / L, TA1 and TA2 is turned on (TURN ON) Node becomes high (5V) and node B becomes low (OV).
이에 따라, TD2가 턴온되고 TD1은 턴오프가 되어 A노드는 하이(5V)를 유지하고 B노드는 로우(OV)를 유지하게 된다.Accordingly, TD2 is turned on and TD1 is turned off such that node A is kept high (5V) and node B is held low (OV).
다음으로, 상기와 같이 라이트된 에스램(SRAM)의 리드(READ) 동작에 대해 설명한다.Next, the read operation of the SRAM written as described above will be described.
TA1과 TA2를 턴온시키면, A노드와 B노드의 데이터가 각각 B/L과 B/L에 전이되고 센스 앰프리파이어(SENSE AMPLIFIER)가 증폭됨으로써 동작한다.When TA1 and TA2 are turned on, the A node and the B node data are transferred to B / L and B / L, respectively, and operated by amplifying a sense amplifier.
그러나, 상기와 같은 종래의 에스램(SRAM)은 엔모스 트랜지스터의 갯수가 4개, 부하저항이 2개로 트랜지스터의 갯수가 많고 셀의 비대칭 성향이 있어서 트랜지스터 각각의 특성이 달라지게 되며, 이에 따라 고집적에 불리하게 되는 문제를 가진다.However, in the conventional SRAM, the number of NMOS transistors is 4, the load resistance is 2, and the number of transistors is large, and the characteristics of each transistor are varied due to the asymmetrical tendency of the cells. Has the problem of being disadvantageous.
본 발명은 상기와 같은 종래의 문제를 해결하기 위해 창안된 것으로, 캐패시터를 이용하여 에스램(SRAM)을 구성함으로써 트랜지스터의 개수를 줄이고 비대칭성을 개선하며, 동작의 특성이 향상된 에스램(SRAM)을 제공함에 그 목적이 있다.The present invention was devised to solve the above-mentioned conventional problems, and by using a capacitor to form an SRAM (SRAM), the number of transistors is reduced, asymmetry is improved, and an operation characteristic is improved. The purpose is to provide.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 에스램(SRAM)은, 게이트가 워드라인에 접속되고 드레인이 비트라인에 접속되며 그 소스가 제2 엔모스 트랜지스터의 게이트에 연결되는 제1 엔모스 트랜지스터와; 상기 제1 엔모스 트랜지스터의 소스에 연결된 캐패시터와; 상기 제1 엔모스 트랜지스터의 소스에 게이트가 연결되고 드레인이 부하저항을 통해 전원전압을 인가받으며 그 소스는 접지에 연결되는 제2 엔모스 트랜지스터와; 상기 제2 엔모스 트랜지스터의 드레인에 게이트가 연결되고 드레인이 부하 저항을 통해 전원전압을 인가받고 그 소스는 상기 제2 엔모스 트랜지스터의 게이트에 연결되는 피모스 트랜지스터를 구비하여 구성된다.An SRAM according to the present invention for achieving the above object includes a first NMOS having a gate connected to a word line, a drain connected to a bit line, and a source thereof connected to a gate of a second NMOS transistor. A transistor; A capacitor coupled to the source of the first NMOS transistor; A second NMOS transistor having a gate connected to a source of the first NMOS transistor, a drain receiving a power supply voltage through a load resistor, and a source thereof connected to ground; A gate is connected to the drain of the second NMOS transistor, a drain is supplied with a power supply voltage through a load resistor, and a source thereof includes a PMOS transistor connected to the gate of the second NMOS transistor.
본 발명에 따라 상기의 에스램(SRAM)을 공정상으로 구현하면, 실리콘기판의 액티브 영역에 걸쳐 필드 산화막까지 형성되어 제1 엔모스 게이트를 이루는 제1 폴리실리콘과; 액티브 영역과 필드 산화막에 번갈아 가며 형성되어 피모스 게이트를 이루는 제2 폴리실리콘과; 액티브 영역과 필드 산화막의 전반에 제1 엔모스 게이트 및 피모스 게이트에 걸쳐 형성되어 제2 엔모스 게이트를 이루는 제3폴리실리콘과; 상기 제2 폴리실리콘 및 제3 폴리실리콘으로 형성되는 캐패시터와; 제3 폴리실리콘으로 형성되는 로드저항을 구비하여 구성된다.According to the present invention, when the above-described SRAM is implemented in a process, the first polysilicon is formed up to the field oxide layer over the active region of the silicon substrate to form a first NMOS gate; Second polysilicon alternately formed between the active region and the field oxide layer to form a PMOS gate; A third polysilicon formed across the active region and the field oxide film over the first NMOS gate and the PMOS gate to form a second NMOS gate; A capacitor formed of the second polysilicon and the third polysilicon; And a load resistor formed of the third polysilicon.
상기와 같이 구성한 결과, 트랜지스터의 갯수를 줄일 수 있게 되고, 비대칭성을 개선할 수 있으며, 에스램(SRAM)의 동작 특성이 향상된다.As a result, the number of transistors can be reduced, the asymmetry can be improved, and the operating characteristics of the SRAMs can be improved.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 동작의 특성이 좋아지는데, 본 발명에 따른 에스램(SRAM)(SRAM)의 동작에 대해 살펴보면 다음과 같다.Hereinafter, with reference to the accompanying drawings, the characteristics of the operation is improved for the preferred embodiment of the present invention, the operation of the SRAM (SRAM) according to the present invention will be described.
하이(Hi)(5V) 라이트시 워드라인(W/L)에 5V가 가해지고 비트라인(B/L)에 5V가 가해지면, 제1 엔모스 트랜지스터(TA)가 턴온(Turn on)되고 B노드는 하이(5V)가 되며, 제2 엔모스 트랜지스터(Q1)가 로우(OV)가 되어 A노드가 로우(OV)가 되고, 이에 따라 피모스 트랜지스터(Q2)가 턴온되어 B노드는 하이(5V)를 유지하게 된다.When 5 V is applied to the word line W / L and 5 V is applied to the bit line B / L when the high (5 V) write operation is performed, the first NMOS transistor TA is turned on and B is turned on. The node becomes high (5V), the second NMOS transistor Q1 becomes low OV, and the A node becomes low OV. Accordingly, the PMOS transistor Q2 is turned on so that the B node becomes high ( 5V).
다음으로, 로우(OV) 라이트시 워드라인(W/L)에 5V가 가해지고 비트라인(B/L)에 OV가 가해지면, 제1 엔모스 트랜지스터(TA)가 턴온되고 B노드가 로우(OV)가 되며 제2 엔모스 트랜지스터(Q1)는 턴오프가 된다.Next, when 5 V is applied to the word line W / L and OV is applied to the bit line B / L when the row OV is written, the first NMOS transistor TA is turned on and the B node is turned low. OV) and the second NMOS transistor Q1 is turned off.
이에 따라, A노드는 하이(5V)가 되고 피모스 트랜지스터(Q2)는 턴오프가 되기 때문에 B노드는 캐패시터(C)에 의해 플로팅(Floating)이 되어 로우(OV)를 유지하게 된다.Accordingly, since node A is high (5V) and PMOS transistor Q2 is turned off, node B is floated by capacitor C to maintain low OV.
상기와 같이 하이(5V) 또는 로우(OV)로 라이트된 에스램(SRAM)의 리드 동작은, 제1 엔모스 트랜지스터(TA)가 턴온되어 비트라인(B/L)으로 데이타가 전이된 다음 레퍼런스 라인(Feference line)과 비트라인(B/L)을 센싱(Sensing)하여 이루어진다.As described above, in the read operation of the SRAM SRAM written as high (5V) or low (OV), the first NMOS transistor TA is turned on so that data is transferred to the bit line B / L. It is achieved by sensing a line and a bit line B / L.
이 때, 데이타가 하이(5V)이면 에스램(SRAM)의 특성을 갖게 되고 로우(OV)이면 디램(DRAM)의 특성을 갖게 되어 동작의 특성이 좋아진다.At this time, if the data is high (5V) has the characteristics of the SRAM (SRAM), if the low (OV) has the characteristics of the DRAM (DRAM), the operation characteristics are improved.
한편, 제3도에는 상기의 에스램(SRAM)을 공정상으로 구현한 레이아웃도를 도시하였는데, 실리콘 기판의 액티브 영역(40)에 걸쳐 필드 산화막(30)까지 형성되어 제1 엔모스 게이트를 이루는 제1 폴리실리콘(10)과, 액티브 영역(40)과 필드 산화막(80)에 번갈아 가며 형성되며 제1 비아컨택(VIA CONTACT)(50)으로 하부 피모스 게이트를 이루는 제2 폴리실리콘(20)과, 액티브 영역(40)과 필드 산화막(80)의 전반에 제1 엔모스 게이트 및 피모스 게이트에 걸쳐 형성되며 제2 비아컨택(60)으로 제2 엔모스 게이트를 이루는 제3 폴리실리콘(30)과, 상기 제2 폴리실리콘(20) 및 제3 폴리실리콘(30)으로 형성되는 캐패시터 및 제3 폴리실리콘(30)으로 형성되는 로드저항을 포함하여 구성된다.Meanwhile, FIG. 3 illustrates a layout diagram of the above-described SRAMs in a process, wherein the field oxide layer 30 is formed over the active region 40 of the silicon substrate to form the first NMOS gate. The second polysilicon 20, which is alternately formed between the first polysilicon 10, the active region 40, and the field oxide layer 80, forms a lower PMOS gate through the first via contact 50. And a third polysilicon 30 formed over the first NMOS gate and the PMOS gate in the first half of the active region 40 and the field oxide layer 80, and forming a second NMOS gate through the second via contact 60. ), A capacitor formed of the second polysilicon 20 and the third polysilicon 30, and a load resistor formed of the third polysilicon 30.
제4(a)도는 제3도의 A-A'의 단면도를 도시하였는데, 캐패시터의 노드(Node)전극 및 피모스 트랜지스터의 하부게이트(Bottom gate)를 제2 폴리실리콘(20)으로써 동시에 사용할 수 있게 구성된다.FIG. 4 (a) shows a cross-sectional view taken along the line A-A 'of FIG. 3, so that the node electrode of the capacitor and the bottom gate of the PMOS transistor can be used as the second polysilicon 20 at the same time. It is composed.
제4(b)도는 제3도의 B-B'의 단면도를, 제4(c)도는 제3도의 C-C'의 단면도를 도시하였는데, 캐패시터의 플레이트(Plate) 전극과 피모스 게이트의 채널 및 로드저항을 제3 폴리실리콘(30)으로써 동시에 사용할 수 있게 구성된다.FIG. 4 (b) shows a cross-sectional view of B-B 'of FIG. 3, and FIG. 4 (c) shows a cross-sectional view of C-C' of FIG. 3. The plate electrode of the capacitor and the channel of the PMOS gate and The load resistance is configured to be used simultaneously as the third polysilicon 30.
또한, 메탈컨택(70)이 형성되어 있음을 알 수 있다.In addition, it can be seen that the metal contact 70 is formed.
상술한 바와 같이 본 발명에 의하면, 캐패시터를 이용하여 에스램(SRAM)을 구성함으로써 트랜지스터의 갯수를 줄이고 비대칭성을 개선하며, 에스램(SRAM)의 동작 특성을 향상시킬 수 있는 장점이 있다.As described above, according to the present invention, an SRAM is configured using a capacitor, thereby reducing the number of transistors, improving asymmetry, and improving operating characteristics of the SRAM.
또한, 캐패시터의 노드전극 및 피모스 트랜지스터의 하부게이트를 제2 폴리실리콘으로써 동시에 사용할 수 있고, 캐패시터의 플레이트 전극과 피모스 게이트의 채널 및 로드저항을 제3 폴리실리콘으로써 동시에 사용할 수 있는 장점이 있다.In addition, there is an advantage that the node electrode of the capacitor and the lower gate of the PMOS transistor can be simultaneously used as the second polysilicon, and the channel and the load resistance of the plate electrode and the PMOS gate of the capacitor can be simultaneously used as the third polysilicon. .
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