KR20000044392A - Processors interface device - Google Patents
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Abstract
Description
본 발명은 교환기에 관한 것으로, 특히 교환기의 프로세스간 인터페이스장치에 관한 것이다.The present invention relates to an exchanger, and more particularly, to an interprocess interface device of an exchanger.
통상적으로 다수의 프로세서간 인터페이스를 위하여 시리얼 버스가 채용되는 경우에 다수의 프로세서는 하나의 물리적인 경로로 연결되었다. 이에따라 그 경로에 접속된 어느 한 장치에 이상이 발생하면 다수의 프로세서 전체의 통신이 불가능하게 되었다.Typically, when serial buses are employed for multiple interprocessor interfaces, multiple processors are connected in one physical path. As a result, when an error occurs in any device connected to the path, communication of the entire plurality of processors becomes impossible.
이를 종래의 프로세서간 인터페이슬 장치를 도시한 도 1을 참조하여 설명한다. 마스터 프로세서(100)는 A 버스를 통해 데이타를 다수의 슬레이브 프로세서(2041∼204N)로 전송하며, 다수의 슬레이브 프로세서(2041∼204N)는 A 버스를 통해 제공되는 데이타 중 자신의 데이타만 선택적으로 수신한다.This will be described with reference to FIG. 1, which illustrates a conventional interprocessor interface device. The master processor 100 to transfer data through the A bus to the plurality of slave processors (204 1 ~204 N), and a plurality of slave processors (204 1 ~204 N) is the data of the own data to be provided via the bus A Only receive selectively.
그리고 다수의 슬레이브 프로세서(2041∼204N) 중 어느 하나의 슬레이브 프로세서가 마스터 프로세서(100)에 데이타를 송신할 때에 해당 슬레이브 프로세서는 ARST신호의 상태가 타슬레이브 프로세서의 데이타 송신을 나타내지 않으면 송신할 데이타를 버퍼를 통해 B 버스에 실어 마스터 프로세서(100)에 제공한다. 이렇게 데이타를 송신하는 슬레이브 프로세서는 데이타 송신중 다른 슬레이브 프로세서가 B 버스를 통해 데이타 송신을 시도하지 않도록 하기 위해 ASRT 신호를 타슬레이브 프로세서의 데이타 송신을 나타내게 한다.When one of the plurality of slave processors 204 1 to 204 N transmits data to the master processor 100, the slave processor transmits data when the state of the ARST signal does not indicate data transmission of the other slave processor. The data is loaded on the B bus through the buffer and provided to the master processor 100. The slave processor that transmits this data causes the ASRT signal to indicate the data transmission of the other slave processor so that no other slave processor attempts to transmit the data over the B bus during the data transmission.
그런데 이러한 버스장치의 어느 한 슬레이브 프로세서의 버퍼에 이상이 발생하면 다른 슬레이브 프로세서마저 B 버스를 통해 데이타를 마스터 프로세서(100)로 제공할 수 없었다.However, when an error occurs in a buffer of one slave processor of the bus device, the other slave processor cannot provide data to the master processor 100 through the B bus.
이런 경우에 B 버스를 다시 가용하게 하려면 각 슬레이브 프로세서부의 버퍼를 탈장시켜 그 버퍼의 이상여부를 확인하면서 이상이 발생한 버퍼를 찾아낸 후 정상적인 버퍼로 교체하여야 했다. 이러한 방식으로 이상이 발생한 버퍼를 찾아내는 데에는 시간이 많이 걸렸다.In this case, in order to make the B bus available again, it was necessary to remove the buffer of each slave processor unit, check whether the buffer was abnormal, find the buffer in which the error occurred, and replace it with a normal buffer. In this way, it took a long time to find the faulty buffer.
도 1에 도시한 바와 같은 프로세서간 인터페이스를 교환기에 채용할 때에 마스터 프로세서는 콘트롤 카드가 되고, 다수의 슬레이브 프로세서는 다수의 가입자를 수용하는 다수의 가입자 카드가 될 수 있다.When employing an interprocessor interface as shown in FIG. 1 in an exchange, the master processor may be a control card, and a plurality of slave processors may be a plurality of subscriber cards that accommodate a plurality of subscribers.
이렇게 구성되는 다수의 가입자 카드중 어느 한 가입자 카드의 버퍼에 문제가 발생하여 콘트롤 카드와 다수의 가입자 카드간의 통신이 불가능하게 되면, 다수의 가입자 카드에 수용된 가입자 전체에 대한 서비스가 중단되는 곤란한 점이 있었다.If a problem occurs in the buffer of one of the plurality of subscriber cards, and communication between the control card and the plurality of subscriber cards becomes impossible, there is a difficulty in stopping the service for all subscribers accommodated in the plurality of subscriber cards. .
더욱이 이렇게 서비스가 중단된 상태에서 다시 통신을 가능하게 하려면 시간이 오래 걸리는 곤란한 점이 있었다.Moreover, it was difficult to take a long time to be able to communicate again when the service was interrupted.
상술한 바와 같이 종래에는 프로세서간 인터페이스가 하나의 물리적인 경로로 연결됨에 따라 그 물리적인 경로에 연결된 장비 중 하나에 이상이 발생하면 프로세서 전체의 통신이 불가능하게 되는 곤란한 점이 있었다As described above, conventionally, as an interface between processors is connected by one physical path, when an error occurs in one of the devices connected to the physical path, there is a difficulty in that communication of the entire processor is impossible.
또한 통신불능상태를 복구하는 시간동안 서비스가 중단되는 곤란한 점이 있다.In addition, there is a difficulty that the service is interrupted during the time to recover the incapacity state.
따라서 본 발명의 목적은 통신불능상태에서 서비스가 중단되지 않도록 하는 다수의 프로세서간 인터페이스 장치를 제공함에 있다.Accordingly, an object of the present invention is to provide a plurality of inter-processor interface devices that do not interrupt service in a communication incapable state.
도 1은 종래의 프로세서간 인터페이스장치의 구성도,1 is a block diagram of a conventional interprocessor interface device;
도 2는 본 발명의 바람직한 실시예에 따른 프로세서간 인터페이스장치의 구성도,2 is a block diagram of an interprocessor interface device according to an embodiment of the present invention;
도 3은 도 2의 마스터 프로세서부의 수신데이타 처리부의 구성도,3 is a configuration diagram of a reception data processor of the master processor of FIG. 2;
도 4는 도 2의 슬레이브 프로세서부의 송신데이타 처리부의 구성도,4 is a configuration diagram of a transmission data processing unit of the slave processor unit of FIG. 2;
도 5는 도 2의 슬레이브 프로세서부의 수신데이타 처리부의 구성도,5 is a block diagram of a reception data processor of the slave processor of FIG. 2;
도 6은 도 2의 마스터 프로세서의 처리흐름도.6 is a process flow diagram of the master processor of FIG.
상술한 목적을 달성하기 위한 본 발명은 슬레이브 프로세서 측에서 마스터 프로세서 측으로 데이타를 제공하기 위한 제1,제2버스와, 상기 마스터 프로세서 측에서 상기 슬레이브 프로세서 측으로 데이타를 제공하기 위한 제3,제4버스와, 상기 제1,제2버스중 제어신호에 따라 어느 한 버스로부터의 데이타만을 슬레이브 프로세서로 제공하는 제1수신데이타 처리부와, 상기 제3,제4버스중 제어신호에 따라 어느 한 버스로부터의 데이타만을 마스터 프로세서로 제공하는 제2수신데이타 처리부와, 미리 정해둔 시간마다 상기 제1,제2수신데이타 처리부가 선택한 버스가 통신불능상태인지를 검색하여, 통신불능상태일 경우에 제1,제2수신데이타 처리부가 다른 버스로부터의 데이타를 해당 프로세서로 제공하도록 제어하는 마스터 프로세서를 구비하는 것을 특징으로 한다.The present invention for achieving the above object is the first, second bus for providing data from the slave processor side to the master processor side, and the third, fourth bus for providing data from the master processor side to the slave processor side A first receiving data processor for providing data from only one bus to a slave processor according to a control signal of the first and second buses, and from one bus according to a control signal of the third and fourth buses; A second receiving data processor providing only data to the master processor, and searching the bus selected by the first and second receiving data processor for a predetermined time at predetermined time intervals. 2 receiving data processing unit having a master processor for controlling to provide data from another bus to the processor; It shall be.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기 설명 및 첨부 도면에서 많은 특정 상세들이 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있으나, 이들 특정 상세들은 본 발명의 설명을 위해 예시한 것으로 본 발명이 그들에 한정됨을 의미하는 것은 아니다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. While many specific details are set forth in the following description and in the accompanying drawings, to provide a more general understanding of the invention, these specific details are illustrated for the purpose of illustrating the invention and are not meant to limit the invention thereto. And a detailed description of known functions and configurations that may unnecessarily obscure the subject matter of the present invention will be omitted.
본 발명은 다수의 프로세서를 물리적으로 연결하는 버스를 이중화하여 어느 한 버스에 이상이 발생하여도 서비스가 중단되지 않도록 한다.The present invention duplicates a bus that physically connects a plurality of processors so that service is not interrupted even when an error occurs in any one bus.
이러한 본 발명의 바람직한 실시예에 따른 프로세서간 인터페이스 장치를 도시한 도 2를 참조하면, 마스터 프로세서부(300)는 마스터 프로세서(302)와 수신데이타 처리부(304)로 구성된다.Referring to FIG. 2, which illustrates an inter-processor interface device according to an exemplary embodiment of the present invention, the master processor unit 300 includes a master processor 302 and a reception data processor 304.
상기 마스터 프로세서(302)는 슬레이브 프로세서측으로 제공할 데이타는 제3 및 제4버스에 직접 제공하며, 수신데이타 처리부(304)를 통해 다수의 슬레이브 프로세서(4021∼402N)가 제공하는 데이타를 제공받는다. 또한 상기 마스터 프로세서(302)는 제1,제2버스의 상태에 따라 상기 수신데이타 처리부(304) 및 다수의 슬레이브 프로세서부(4001∼400N)의 수신데이타 처리부(4041∼404N)를 제어한다.The master processor 302 provides data to be provided to the slave processor directly to the third and fourth buses, and provides data provided by the plurality of slave processors 402 1 to 402 N through the reception data processor 304. Receive. In addition, the master processor 302 receives the data processing unit (404 1 ~404 N) of the first and second bus, the received data processing section 304 and a portion (400 1 ~400 N), a plurality of slave processors according to the state of To control.
상기 수신데이타 처리부(304)는 상기 마스터 프로세서(302)의 제어에 따라 제1 및 제2버스 중 어느 한 버스를 통한 데이타를 마스터 프로세서(302)에 제공한다.The received data processor 304 provides the master processor 302 with data through any one of the first and second buses under the control of the master processor 302.
이러한 수신데이타 처리부(304)의 구성도를 도시한 도 3을 참조하면, 제1버스로부터의 데이타 및 마스터 프로세서(302)로부터의 제어신호는 제1오아게이트(OR1)에 입력되어 오아링되어 출력되고, 제2버스로부터의 데이타 및 인버터(INV)에 의해 반전된 제어신호는 제2오아게이트(OR2)에 입력되어 오아링되어 출력된다. 상기 제1 및 제2오아게이트(OR1,OR2)의 출력은 제1앤드게이트(AND1)에 입력된다. 상기 제1앤드게이트(AND1)는 제1 및 제2오아게이트(OR1,OR2)의 출력을 앤드게이팅하여 출력한다.Referring to FIG. 3, which shows a configuration diagram of the reception data processing unit 304, the data from the first bus and the control signal from the master processor 302 are input to the first oracle OR1 and output. Then, the data from the second bus and the control signal inverted by the inverter INV are input to the second orifice OR2 and are output. Outputs of the first and second OA gates OR1 and OR2 are input to the first and gate AND1. The first AND gate AND1 outputs the AND gates of the first and second OOR gates OR1 and OR2.
상기 제어신호가 제1상태인 로우상태일 때에 제1오아게이트(OR1)의 출력은 제1버스로부터의 데이타에 따르고, 제2오아게이트(OR2)의 출력은 언제나 하이이므로, 제2앤드게이트(AND2)의 출력은 제1버스로부터의 데이타에 따르게 된다. 그리고 상기 제어신호가 제2상태인 하이상태일 때에 제1오아게이트(OR1)의 출력은 언제나 하이이고, 제2오아게이트(OR2)의 출력은 제2버스로부터의 데이타에 따르므로, 제1앤드게이트(AND1)의 출력은 제2버스로부터의 데이타에 따르게 된다.When the control signal is in the low state of the first state, the output of the first or gate OR1 depends on the data from the first bus, and the output of the second or gate OR2 is always high. The output of AND2) depends on the data from the first bus. When the control signal is in the high state of the second state, the output of the first or gate OR1 is always high, and the output of the second or gate OR2 depends on the data from the second bus. The output of the gate AND1 depends on the data from the second bus.
그리고 다수의 슬레이브 프로세서부(4001∼400N)는 모두 동일한 구성과 동작을 수행하므로 이하 슬레이브 프로세서부(4001)에 대해서만 상세히 설명한다.Since the plurality of slave processor units 400 1 to 400 N perform the same configuration and operation, only the slave processor unit 400 1 will be described in detail below.
상기 슬레이브 프로세서부(4001)는 슬레이브 프로세서(4021)와 송신데이타 처리부(4061)와 수신데이타 처리부(4041)로 구성된다. 상기 슬레이브 프로세서(4021)는 마스터 프로세서(302)로 제공할 데이타를 송신데이타 처리부(4061)에 제공하고, 마스터 프로세서(302)로부터의 데이타는 수신데이타 처리부(4041)를 통해 제공받는다.The slave processor unit (400 1) is configured as a slave processor (402 1) and the transmission data processing unit (406 1) and the receiving data processing unit (404 1). The slave processor (402 1) receives data from the master processor 302 provides the data to provide to the master processor 302, the transmission data processing unit (406 1), and is available through the reception data processing unit (404 1).
상기 송신데이타 처리부(4061)는 슬레이브 프로세서(4021)가 제공한 데이타를 제1 및 제2버스로 제공한다. 이러한 송신데이타 처리부(4061)의 구성도를 도시한 도 4를 참조하면, 송신데이타 처리부(4061)는 제1,제2버퍼(B1,B2)로 구성되며, 슬레이브 프로세서(4021)는 데이타를 제1,제2버퍼(B1,B2)를 통해 제1 및 제2버스로 제공한다.The transmission data processor 406 1 provides the data provided by the slave processor 402 1 to the first and second buses. If the configuration of this transmission data processing unit (406 1) to Figure 4 showing, the transmitting data processing unit (406 1) is composed of first and second buffers (B1, B2), the slave processor (402 1) Data is provided to the first and second buses through the first and second buffers B1 and B2.
상기 수신데이타 처리부(4041)는 마스터 프로세서(302)가 제공하는 제어신호에 따라 제3 및 제4버스 중 어느 한 버스로부터의 데이타를 선택하여 슬레이브 프로세서(4021)에 제공한다. 이러한 수신데이타 처리부(4041)의 구성도를 도시한 도 5를 참조하면, 제3버스로부터의 데이타 및 마스터 프로세서(302)로부터의 제어신호는 제3오아게이트(OR3)에 입력되어 오아링되어 출력되고, 제4버스로부터의 데이타 및 인버터(INV2)에 의해 반전된 제어신호는 제4오아게이트(OR4)에 입력되어 오아링되어 출력된다. 상기 제3 및 제4오아게이트(OR3,OR4)의 출력은 제2앤드게이트(AND2)에 입력된다. 상기 제2앤드게이트(AND2)는 제3 및 제4오아게이트(OR3,OR4)의 출력을 앤드게이팅하여 출력한다.The receiving data processing unit (404 1) is to select the data from the third and any one of the bus of the bus 4 in response to a control signal provided by the master processor 302 and provides a slave processor (402 1). If the configuration of this reception data processing unit (404 1), see Figure 5 in the figure, the control signal from the data and the master processor 302 from the third bus is a ring claim is input 3 to the Iowa gate (OR3) Iowa The control signal inverted by the fourth bus and the data from the fourth bus and the inverter INV2 are inputted to the fourth orifice OR4 and output. Outputs of the third and fourth OA gates OR3 and OR4 are input to the second and gate AND2. The second AND gate AND2 performs an AND gated output of the third and fourth OOR gates OR3 and OR4.
상기 제어신호가 제1상태일 때에 제3오아게이트(OR3)의 출력은 제3버스로부터의 데이타에 따르고, 제4오아게이트(OR4)의 출력은 언제나 하이이므로, 제2앤드게이트(AND2)의 출력은 제3버스로부터의 데이타에 따르게 된다. 그리고 상기 제어신호가 제2상태일 때에 제3오아게이트(OR3)의 출력은 언제나 하이이고, 제4오아게이트(OR4)의 출력은 제4버스로부터의 데이타에 따르므로, 제2앤드게이트(AND2)의 출력은 제4버스로부터의 데이타에 따르게 된다.When the control signal is in the first state, the output of the third or gate OR3 depends on the data from the third bus, and the output of the fourth or gate OR4 is always high. The output will follow the data from the third bus. When the control signal is in the second state, the output of the third or gate OR3 is always high, and the output of the fourth or gate OR4 depends on the data from the fourth bus. ) Output will follow the data from the fourth bus.
상기 마스터 프로세서(302)는 버스의 상태에 따라 제어신호의 상태를 제1상태 또는 제2상태로 출력하는데, 이러한 마스터 프로세서(302)의 처리 프로그램의 흐름도를 도시한 도 6을 참조하여 설명한다. (500)단계에서 마스터 프로세서(302)는 제어신호를 제1상태로 출력한다. 이에따라 마스터 프로세서부(300)의 수신데이타 처리부(304)는 제1버스로부터의 데이타를 마스터 프로세서(302)에 제공하고, 다수의 슬레이브 프로세서부(4001∼400N)의 수신데이타 처리부(4041∼404N)는 제3버스로부터의 데이타를 자신의 슬레이브 프로세서(4021∼402N)에 제공한다.The master processor 302 outputs the state of the control signal to the first state or the second state according to the state of the bus, which will be described with reference to FIG. 6 which shows a flowchart of the processing program of the master processor 302. In operation 500, the master processor 302 outputs a control signal in a first state. Yiettara received data processing section 304 of the master processor section 300 receives the data processing unit (1 404 of the master data processor 302 and provides a plurality of slave processor unit (400 1 ~400 N) from the first bus ~404 N) provides the data from the third bus to the own slave processor (402 1 ~402 N).
이런 상태에서 마스터 프로세서(302)는 (502)단계로 진행하여 미리 정해둔 버스감시시각이 되었는지를 검색한다. 이때 마스터 프로세서(302)는 버스감시시각이 되었으면 (506)단계로 진행하여 모든 슬레이브 프로세서에 감시정보를 제공한 후에 (508)단계로 진행한다. 상기 (508)단계에서 마스터 프로세서(302)는 모든 슬레이브 프로세서로부터의 응답이 있는지를 검색한다. 여기서, 마스터 프로세서(302)가 감시정보를 제공한 후에 모든 슬레이브 프로세서로부터의 응답이 없으면 현재 선택된 버스를 통한 통신이 불가능한 것으로 판단하여 (510)단계로 진행하고, 그렇지 않으면 (502)단계로 진행하여 다시 다음 버스감시시각이 되었는지를 검색한다.In this state, the master processor 302 proceeds to step 502 and searches whether a predetermined bus monitoring time has been reached. At this time, if the bus monitoring time is reached, the master processor 302 proceeds to step 506 and provides monitoring information to all slave processors, and then proceeds to step 508. In step 508, the master processor 302 searches for a response from all slave processors. Here, if there is no response from all the slave processors after the master processor 302 provides the monitoring information, it is determined that communication through the currently selected bus is impossible and proceeds to step 510, otherwise proceeds to step 502. Search again for the next bus monitoring time.
상기 (510)단계에서 마스터 프로세서(302)는 제어신호의 상태를 제2상태로 전환한다. 이에따라 마스터 프로세서부(300)의 수신데이타 처리부(304)는 제2버스로부터의 데이타를 마스터 프로세서(302)에 제공하고, 다수의 슬레이브 프로세서부(4001∼400N)의 수신데이타 처리부(4041∼404N)는 제2버스로부터의 데이타를 자신의 슬레이브 프로세서(4021∼402N)에 제공한다.In step 510, the master processor 302 switches the state of the control signal to the second state. Yiettara received data processing section 304 of the master processor section 300 receives the data processing unit (1 404 of the master data processor 302 and provides a plurality of slave processor unit (400 1 ~400 N) from the second bus ~404 N) provides the data from the second bus to the own slave processor (402 1 ~402 N).
여기서 마스터 프로세서(302)는 이러한 버스전환상태를 운용자에게 알려 이렇게 버스전환된 상태에서 버스를 통한 통신불능요인을 해소하도록 안내할 수도 있다.In this case, the master processor 302 may inform the operator of such a bus switching state, and may guide the user to cancel the inability to communicate through the bus in the bus switching state.
상술한 바와 같이 본 발명은 다수의 프로세서를 물리적으로 연결하는 버스를 이중화하여 어느 한 버스에 이상이 발생하면 다른 버스를 사용하도록 하여, 어느 한 버스의 이상으로 인하여 전체 프로세서의 통신이 중단되지 않도록 한다.As described above, the present invention duplicates a bus that physically connects a plurality of processors to use another bus when an error occurs in one bus so that communication of the whole processor is not interrupted due to an error in one bus. .
상술한 바와 같이 본 발명은 다수의 프로세서를 물리적으로 연결하는 버스를 이중화하여 어느 한 버스에 이상이 발생하면 다른 버스를 사용하도록 하여, 이러한 인터페이스 방식을 채용한 서비스장치에서 어느 한 버스에 이상이 발생하더라도 서비스가 계속되도록 하는 이점이 있다.As described above, the present invention duplicates a bus that physically connects a plurality of processors, so that when an error occurs in one bus, another bus is used, and an error occurs in any one bus in the service apparatus employing the interface method. Even if there is an advantage that the service continues.
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-
1998
- 1998-12-30 KR KR1019980060889A patent/KR20000044392A/en not_active Application Discontinuation
Cited By (3)
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| KR20220083985A (en) | 2022-02-14 | 2022-06-21 | 주식회사 넷아스 | multi-processor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |