KR20000043976A - Method for manufacturing semiconductor device - Google Patents

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    • H01L21/321—After treatment
    • H01L21/32115—Planarisation

Abstract

PURPOSE: A method for manufacturing a semiconductor device is provided to improve a reliability of a device by removing the remaining polycrystal silicon. CONSTITUTION: A method for manufacturing a semiconductor device comprises the following steps. A cell region and a peripheral region are defined on a substrate(31). An insulating layer is applied on the substrate. A multitude of word line(33) formed with a gap insulating layer is formed. A first insulating layer side wall(34a) is formed on both substrate of each word line of the cell region. A first insulating layer(34) is formed including on the substrate of the peripheral region including the word lines. A conductive material is formed on a front face of the substrate. A plug is formed on the cell region by flattening the conductive material. The remaining conductive material of the peripheral region is removed by mixed plasma of SF6+O2.

Description

반도체 소자의 제조 방법Manufacturing Method of Semiconductor Device

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 소자의 신뢰성을 향상시키는 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device for improving the reliability of the device.

고집적 DRAM(Dynamic Random Access Memory) 형성 시 비트 라인(Bit Line)과 활성 영역사이에 전기적으로 연결되도록 셀 플러그(Cell Plug) 공정을 진행한다.When forming a highly integrated dynamic random access memory (DRAM), a cell plug process is performed so as to be electrically connected between a bit line and an active region.

이하, 첨부된 도면을 참조하여 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기로 한다.Hereinafter, a method of manufacturing a semiconductor device according to the prior art will be described with reference to the accompanying drawings.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

종래 기술에 따른 반도체 소자의 제조 방법은 도 1a에서와 같이, 셀 영역과 주변 영역이 정의된 반도체 기판(11)상에 절연 막을 개재하며 캡 절연 막을 구비한 다수개의 워드 라인(Word Line)(13)을 형성한다.In the method of manufacturing a semiconductor device according to the related art, as illustrated in FIG. 1A, a plurality of word lines 13 are provided on the semiconductor substrate 11 on which a cell region and a peripheral region are defined and include a cap insulation layer. ).

상기 워드 라인(13)들을 포함한 반도체 기판(11)상에 산화 막(14)과 제 1 감광막을 형성한다.An oxide film 14 and a first photosensitive film are formed on the semiconductor substrate 11 including the word lines 13.

이어, 상기 제 1 감광막을 주변 영역에만 남도록 선택적으로 노광 및 현상하고, 상기 선택적으로 노광 및 현상된 상기 제 1 감광막을 마스크로 상기 셀 영역의 산화 막(14)을 에치 백(Etch Back)하여 상기 셀 영역의 각 워드 라인(13) 양측의 반도체 기판(11)상에 산화 막 측 벽(14a)을 형성한 후, 상기 제 1 감광막을 제거한다.Subsequently, the first photoresist layer is selectively exposed and developed so that only the peripheral region remains, and the oxide film 14 of the cell region is etched back using the selectively exposed and developed first photoresist layer as a mask. After forming the oxide film side wall 14a on the semiconductor substrate 11 on each side of each word line 13 in the cell region, the first photosensitive film is removed.

도 1b에서와 같이, 상기 워드 라인(13)들을 포함한 전면에 다결정 실리콘(15)을 형성한 후, 상기 다결정 실리콘(15)을 CMP(Chemical Mechanical Polishing)방법에 의해 평탄화 한다.As shown in FIG. 1B, after the polycrystalline silicon 15 is formed on the entire surface including the word lines 13, the polycrystalline silicon 15 is planarized by a chemical mechanical polishing (CMP) method.

도 1c에서와 같이, 상기 다결정 실리콘(15)을 포함한 전면에 제 2 감광막(16)을 도포 한 다음, 상기 제 2 감광막(16)을 셀 영역에만 남도록 선택적으로 노광 및 현상한다.As shown in FIG. 1C, the second photoresist film 16 is coated on the entire surface including the polycrystalline silicon 15, and then the second photoresist film 16 is selectively exposed and developed so as to remain only in the cell region.

도 1d에서와 같이, 상기 선택적으로 노광 및 현상된 제 2 감광막(16)을 마스크로 상기 주변 영역의 다결정 실리콘(15)을 식각하여 상기 셀 영역에 플러그 층(15a)을 형성한 후, 상기 제 3 감광막(16)을 제거한다.As shown in FIG. 1D, the polycrystalline silicon 15 in the peripheral region is etched using the selectively exposed and developed second photoresist layer 16 to form a plug layer 15a in the cell region. 3 Remove the photosensitive film 16.

이때, 상기 주변 영역의 다결정 실리콘(15)의 식각 공정 시 잔류 층(17)이 발생한다.At this time, the residual layer 17 is generated during the etching process of the polycrystalline silicon 15 in the peripheral region.

그러나 종래의 반도체 소자의 제조 방법은 워드 라인의 캡 절연 막이 식각되지 않도록 하기 위해서 셀 플러그 형성용 다결정 실리콘의 평탄화 공정 시 충분히 식각하지 못하기 때문에, 셀 플러그 층의 형성 시 주변 영역의 산화 막을 포함한 워드 라인 양측에 다결정 실리콘이 잔류하여 전기적으로 쇼트(Short)가 발생되는 등 소자의 신뢰성을 저하시키는 문제점이 있었다.However, in the conventional method of manufacturing a semiconductor device, since the cap insulation film of the word line is not etched sufficiently during the planarization process of the polycrystalline silicon for forming the cell plug, the word including the oxide film in the peripheral region when the cell plug layer is formed. There is a problem in that the reliability of the device is deteriorated, such as polycrystalline silicon remaining on both sides of the line to electrically short.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 셀 플러그 형성용 다결정 실리콘의 평탄화 공정시 발생한 주변 영역의 잔류 다결정 실리콘을 SF6+ O2의 혼합 플라즈마에 의해 제거하는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and provides a method of manufacturing a semiconductor device for removing residual polycrystalline silicon in the peripheral region generated during the planarization process of the polycrystalline silicon for cell plug formation by the mixed plasma of SF 6 + O 2 . Its purpose is to.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 2a 내지 도 2e는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도2A through 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

31: 반도체 기판 33: 워드 라인31: semiconductor substrate 33: word line

34: 산화 막 34a: 산화 막 측 벽34: oxide film 34a: oxide film side wall

35: 다결정 실리콘 36: 제 2 감광막35 polycrystalline silicon 36 second photosensitive film

37: 잔류 층37: residual layer

본 발명의 반도체 소자의 제조 방법은 셀 영역과 주변 영역이 정의된 기판을 마련하는 단계, 상기 기판 상에 절연 막을 개재하며 캡 절연 막을 구비한 다수개의 워드 라인을 형성하는 단계, 상기 셀 영역의 각 워드 라인 양측의 기판 상에 제 1 절연 막 측 벽을 그리고 상기 워드 라인들을 포함한 주변 영역의 기판 상에 제 1 절연 막을 형성하는 단계, 전면에 도전 체를 형성하는 단계, 상기 도전 체를 평탄화하여 상기 셀 영역에 셀 플러그를 형성하는 단계와, 상기 도전 체의 평탄화 시 발생한 상기 주변 영역의 잔류 도전 체를 SF6+ O2의 혼합 플라즈마에 의해 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.In the method of manufacturing a semiconductor device of the present invention, the method comprises: providing a substrate in which a cell region and a peripheral region are defined, forming a plurality of word lines on the substrate, the plurality of word lines having a cap insulating layer interposed therebetween, and each cell region of the cell region. Forming a first insulating film side wall on the substrate on both sides of the word line and a first insulating film on the substrate in the peripheral region including the word lines, forming a conductor on the front surface, and planarizing the conductor to And forming a cell plug in the cell region, and removing the residual conductor in the peripheral region generated during the planarization of the conductor by the mixed plasma of SF 6 + O 2 .

상기와 같은 본 발명에 따른 반도체 소자의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.When described in detail with reference to the accompanying drawings a preferred embodiment of the method for manufacturing a semiconductor device according to the present invention as follows.

도 2a 내지 도 2e는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.2A through 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 도 2a에서와 같이, 셀 영역과 주변 영역이 정의된 반도체 기판(31)상에 절연 막을 개재하며 캡 절연 막을 구비한 다수개의 워드 라인(33)을 형성한다.In the method of manufacturing a semiconductor device according to an exemplary embodiment of the present invention, as shown in FIG. 2A, a plurality of word lines 33 are provided on the semiconductor substrate 31 on which a cell region and a peripheral region are defined and include a cap insulation layer. To form.

상기 워드 라인(33)들을 포함한 반도체 기판(31)상에 산화 막(34)과 제 1 감광막을 형성한다.An oxide film 34 and a first photosensitive film are formed on the semiconductor substrate 31 including the word lines 33.

이어, 상기 제 1 감광막을 주변 영역에만 남도록 선택적으로 노광 및 현상하고, 상기 선택적으로 노광 및 현상된 상기 제 1 감광막을 마스크로 상기 셀 영역의 산화 막(34)을 에치 백하여 상기 셀 영역의 각 워드 라인(33) 양측의 반도체 기판(31)상에 산화 막 측 벽(34a)을 형성한 후, 상기 제 1 감광막을 제거한다.Subsequently, selectively exposing and developing the first photoresist film so as to remain only in the peripheral region, and etching back the oxide film 34 of the cell region using the selectively exposed and developed first photoresist film as a mask. After the oxide film side wall 34a is formed on the semiconductor substrate 31 on both sides of the word line 33, the first photosensitive film is removed.

도 2b에서와 같이, 상기 워드 라인(33)들을 포함한 전면에 다결정 실리콘(35)을 형성한 후, 상기 다결정 실리콘(35)을 CMP 방법에 의해 평탄화 한다.As shown in FIG. 2B, after the polycrystalline silicon 35 is formed on the entire surface including the word lines 33, the polycrystalline silicon 35 is planarized by the CMP method.

도 2c에서와 같이, 상기 다결정 실리콘(35)을 포함한 전면에 제 2 감광막(36)을 도포 한 다음, 상기 제 2 감광막(36)을 셀 영역에만 남도록 선택적으로 노광 및 현상한다.As shown in FIG. 2C, the second photosensitive film 36 is coated on the entire surface including the polycrystalline silicon 35, and then the second photosensitive film 36 is selectively exposed and developed so as to remain only in the cell region.

도 2d에서와 같이, 상기 선택적으로 노광 및 현상된 제 2 감광막(36)을 마스크로 상기 주변 영역의 다결정 실리콘(35)을 제거하여 상기 셀 영역에 플러그 층(35a)을 형성한 후, 상기 제 3 감광막(36)을 제거한다.As shown in FIG. 2D, the selectively exposed and developed second photoresist layer 36 is removed with a mask to remove the polycrystalline silicon 35 in the peripheral region to form a plug layer 35a in the cell region. 3 The photosensitive film 36 is removed.

이때, 상기 주변 영역의 다결정 실리콘(35)의 식각 공정 시 잔류 층(37)이 발생한다.At this time, the residual layer 37 is generated during the etching process of the polycrystalline silicon 35 in the peripheral region.

도 2e에서와 같이, 상기 잔류 층(37)을 포함한 전면에 제 4 감광막을 도포하고, 상기 제 4 감광막을 셀 영역에만 남도록 선택적으로 노광 및 현상한다.As shown in FIG. 2E, a fourth photoresist film is applied to the entire surface including the residual layer 37, and the fourth photoresist film is selectively exposed and developed so as to remain only in the cell region.

그리고, 상기 선택적으로 노광 및 현상된 제 4 감광막을 마스크로 1 ~ 6mT의 압력, 2000 ~ 3000W의 소오스(Source) 전압과, 50 ~ 200의 바이어스(Bias) 전압의 헬리콘(Helicon)형 HDPE(High Density Plasma Etcher)에서 SF6+ O2의 혼합 플라즈마(Plasma)에 의해 상기 잔류 층(37)을 제거한 후, 상기 제 4 감광막을 제거한다.Helicon-type HDPE having a pressure of 1 to 6 mT, a source voltage of 2000 to 3000 W, and a bias voltage of 50 to 200 using the selectively exposed and developed fourth photoresist film as a mask. After removing the residual layer 37 by a mixed plasma of SF 6 + O 2 in High Density Plasma Etcher, the fourth photoresist layer is removed.

이때, 상기 O2는 총 혼합 플라즈마 유량의 10 ~ 40%까지의 유량을 사용하며, 상기 SF6는 30sccm이하의 유량을 사용한다.In this case, the O 2 uses a flow rate of 10 to 40% of the total mixed plasma flow rate, and the SF 6 uses a flow rate of 30 sccm or less.

그리고, 상기 잔류 층(37)을 제거하기 위한 가장 최적의 조건은 20 SF6+ 6 O2의 혼합 플라즈마에 의해 제거한 경우이다.The most optimal condition for removing the residual layer 37 is when removed by a mixed plasma of 20 SF 6 + 6 O 2 .

본 발명의 반도체 소자의 제조 방법은 셀 플러그 형성용 다결정 실리콘의 평탄화 공정 시 발생한 주변 영역의 잔류 다결정 실리콘을 SF6+ O2의 혼합 플라즈마에 의해 제거하므로 소자의 신뢰성 및 수율을 향상시키는 효과가 있다.The semiconductor device manufacturing method of the present invention removes residual polycrystalline silicon in the peripheral region generated during the planarization process of the polycrystalline silicon for cell plug formation by mixing plasma of SF 6 + O 2 , thereby improving the reliability and yield of the device. .

Claims (5)

셀 영역과 주변 영역이 정의된 기판을 마련하는 단계;Providing a substrate in which a cell region and a peripheral region are defined; 상기 기판 상에 절연 막을 개재하며 캡 절연 막을 구비한 다수개의 워드 라인을 형성하는 단계;Forming a plurality of word lines with an insulating film on the substrate and having a cap insulating film; 상기 셀 영역의 각 워드 라인 양측의 기판 상에 제 1 절연 막 측 벽을 그리고 상기 워드 라인들을 포함한 주변 영역의 기판 상에 제 1 절연 막을 형성하는 단계;Forming a first insulating film side wall on a substrate on both sides of each word line of the cell region and a first insulating film on a substrate of a peripheral region including the word lines; 전면에 도전 체를 형성하는 단계;Forming a conductor on the front surface; 상기 도전 체를 평탄화하여 상기 셀 영역에 셀 플러그를 형성하는 단계;Planarizing the conductor to form a cell plug in the cell region; 상기 도전 체의 평탄화 시 발생한 상기 주변 영역의 잔류 도전 체를 SF6+ O2의 혼합 플라즈마에 의해 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.And removing the residual conductor in the peripheral region generated during the planarization of the conductor by a mixed plasma of SF 6 + O 2 . 제 1 항에 있어서,The method of claim 1, 상기 잔류 도전 체를 1 ~ 6mT의 압력, 2000 ~ 3000W의 소오스 전압과, 50 ~ 200의 바이어스 전압의 헬리콘 형 HDPE에서 상기 SF6+ O2의 혼합 플라즈마에 의해 제거함을 특징으로 하는 반도체 소자의 제조 방법.The residual conductor is removed by the mixed plasma of SF 6 + O 2 in a helical HDPE having a pressure of 1 to 6 mT, a source voltage of 2000 to 3000 W, and a bias voltage of 50 to 200. Manufacturing method. 제 1 항에 있어서,The method of claim 1, 상기 잔류 도전 체를 20 SF6+ 6 O2의 혼합 플라즈마에 의해 제거함을 특징으로 하는 반도체 소자의 제조 방법.The residual conductor is removed by a mixed plasma of 20 SF 6 + 6 O 2 . 제 1 항에 있어서,The method of claim 1, 상기 O2는 총 혼합 플라즈마 유량의 10 ~ 40%까지의 유량을 사용함을 특징으로 하는 반도체 소자의 제조 방법.The O 2 is a method of manufacturing a semiconductor device, characterized in that for using a flow rate of 10 to 40% of the total mixed plasma flow rate. 제 1 항에 있어서,The method of claim 1, 상기 SF6는 30sccm이하의 유량을 사용함을 특징으로 하는 반도체 소자의 제조 방법.The SF 6 is a method of manufacturing a semiconductor device, characterized in that the use of a flow rate of 30sccm or less.
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