KR20000042903A - 셀 재배열 버퍼 - Google Patents

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Abstract

본 발명은 비동기전송모드 교환기의 셀 처리장치에 관한 것으로, 스위칭 망을 통해 수신되는 셀의 헤더에 포함된 지연 값에 따른 실제지연과 초기화에 의해 결정된 최대지연 및 기반주소를 이용하여 셀 저장 주소를 생성하며, 기반주소를 초기 값으로 설정한 후 셀 타임 클럭에 의해 순환하여 결정하고, 셀 저장 주소와 기반주소를 셀 타임 클럭에 의해 번갈아 출력함으로서 셀 저장 주소에 의해 메모리 할당 맵과 셀버퍼 메모리에 유효 셀 정보와 셀이 입력되도록 하며, 기반주소에 의해 출력되도록 하는 셀 재배열 버퍼를 구현하였다.

Description

셀 재배열 버퍼
본 발명은 비동기전송모드 교환기의 셀 처리장치에 관한 것으로, 특히 셀 순서의 일관성을 유지하기 위해 셀을 재배열하여 버퍼링 하는 셀 재배열 버퍼에 관한 것이다.
일반적으로 비동기전송모드(ATM; Asynchronous Transfer Mode)는 음성은 물론이거니와 화상 및 데이터의 전송까지 가능하도록 구현한 교환 방식으로 오늘날 각광받는 기술로 대두되고 있다.
이러한 ATM 교환시스템은 입력되는 정보의 종류에 관계없이 모든 정보를 48바이트로 분할 한 후 5바이트의 헤더를 붙여 ATM 셀을 구성한 후 스위칭 망을 통해 전송하는 방식을 취하고 있다.
한편 현재 다양한 형태를 통해 대용량의 ATM 스위치 망을 구성하기 위해서 사용하는 다중 경로(Multipath), 다중 상태(Multistage) 스위칭 네트워크에서는 스위칭 망을 통과하면서 셀 지연 변이가 생길 수 있다.
이러한 이유로 인하여 상기 ATM 교환기에 구비되어 단일 경로를 통하여 스위칭을 행하는 ATM 스위치는 연속한 트래픽을 처리하기 위해서 내부의 처리 속도를 입력포트의 속도에 비해 상대적으로 상당히 높은 속도를 지니도록 구현하여야 한다.
따라서 이러한 문제점을 해결하기 위해 다중 경로를 경유하여 출력단에 도달한 셀들의 순서를 재배치하여 순서의 일관성을 유지하기 위한 장치가 요구되었다.
이러한 요구로 인하여 종래 구현되어진 것이 도 1에 도시한 구성이다. 상기 도 1에 도시한 구성은 "Washington University"의 "Jonathan S. Turner"에 의해 "US005339311A"로 미국 출원된 "DATA PACKET RESEQUENCER FOR A HIGH SPEED DATA SWITCH"에 기반한 것이다.
상기 도 1에 도시한 회로는 셀이 스위치에 들어온 시간을 위한 타임 스탬프(Time Stamp)를 공통 클럭으로부터 요구한다. 또한 버퍼 제어기의 선택부(selector)에서 선택할 수 잇는 슬롯(slot)의 개수가 Slot #, age의 개수에 해당하는 "B"개의 물리적인 하드웨어 개수로 한정된다. 이는 다양한 트래픽 특성에 부응하는 다양한 셀 슬롯의 개수로 셀 재배열 버퍼를 구성하고자 하는 요구에 부응하지 못하였다. 또한 이는 슬롯이 많이 요구되는 인터넷 데이터 트래픽에 부응해서 제어회로에 많은 슬롯들을 수용할 경우에 많은 양의 제어회로를 요구하게 된다.
따라서 상기한 바와 같은 문제점을 해결하기 위한 본 발명의 목적은 셀이 스위치에 들어온 시간을 위한 타임 스탬프를 공통 클럭으로부터 요구하지 않고 셀이 스위치 망에 들어온 시간을 제로로 하는 상대적 시간을 사용하는 셀 재배열 버퍼을 제공함에 있다.
본 발명의 다른 목적은 버퍼제어기의 슬롯 개수가 물리적으로 한정되지 않는 초기화 소프트웨어로 셀을 저장하는 슬롯들의 개수를 정할 수 잇는 셀 재배열 버퍼를 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명은 셀을 저장하는 슬롯의 최대 개수로 초기화되어 소정 초기화 값을 가지며, 상기 소정 초기 값에 의한 최대지연을 내부 클럭에 의해 출력하는 최대 지연 레지스터와, 초기화 값인 제로로 초기화된 후 셀 타임 클럭에 의해 순환방식으로 상기 초기화 값을 하나씩 증가하여 순환 행렬의 기반 주소를 저장하며, 상기 내부 클럭에 의해 상기 기반 주소를 출력하는 베이스 어드레스 증가 레지스터와, 스위칭 망에서의 지연 값을 헤더에 가진 셀을 입력받아 저장한 후 상기 셀 입력에 따른 셀 도착신호를 발생하며, 상기 내부 클럭에 의해 상기 저장된 셀을 출력하는 셀버퍼와, 상기 지연 값을 통해 실제지연을 계산하여 출력하는 지연부와, 상기 최대지연에서 상기 실제지연을 감산하는 감산기와, 상기 감산기의 출력과 상기 기반 주소를 가산하여 셀 저장 주소로 출력하는 가산기로 구성된 셀 저장 주소 발생부와, 상기 셀 타임 클럭에 의해 상기 기반 주소와 상기 셀 저장 주소를 번갈아 출력하는 멀티플렉서와, 상기 멀티플렉서의 출력을 일시 저장하는 메모리 어드레스 레지스터와, 상기 셀버퍼로부터 출력되는 셀을 임시 저장하는 메모리 버퍼 레지스터와, 상기 메모리 버퍼 레지스터로부터 인가되는 셀을 상기 메모리 어드레스 레지스터가 지시하는 셀 저장 주소에 저장하며, 상기 메모리 어드레스 레지스터가 지시하는 기반주소에 대응하는 셀을 출력하는 셀버퍼 메모리와, 상기 셀 도착 신호를 래치 하는 플립플롭과, 상기 래치된 셀 도착 신호에 대응하는 셀의 유효 셀 정보를 상기 셀버퍼 메모리에 저장되는 셀에 대응하여 저장될 수 있도록 상기 메모리 어드레스 레지스터가 지시하는 셀 저장 주소에 대응하는 비트에 저장하며, 상기 메모리 어드레스 레지스터가 지시하는 기반주소에 대응하는 비트에 저장된 유효 셀 정보를 출력하는 메모리 할당 맵과, 상기 메모리 할당 맵으로부터 출력되는 유효 셀 정보를 래치 하는 플립플롭으로 구성된 셀 재배열 버퍼를 구현하였다.
도 1은 종래 셀 재배열 버퍼의 구성을 도시한 도면.
도 2는 본 발명의 일 실시 예에 따른 셀 재배열 버퍼의 구성을 도시한 도면.
이하 본 발명의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다. 우선 이하 본 발명의 바람직한 실시 예에 따른 설명은 다양한 트래픽 특성에 부응하는 다양한 셀 슬롯의 개수로 셀 재배열 버퍼를 구성하고자 하는 요구에 의한 것임을 밝혀둔다. 또한 이는 많은 슬롯이 요구되는 인터넷 데이터 트래픽에 부응하여 제어회로에 많은 슬롯들을 수용할 경우에 크기가 고정된 작은 양의 제어회로를 요구하게 된다.
따라서 본 발명의 일 실시 예에 따른 재 재배열 버퍼는 상기한 요구에 의해 도 2에 도시한 바와 같은 구성을 가진다. 상기 도 2에 도시한 바와 같이 본 발명의 일 실시를 위해서 최대 지연 레지스터(Maximum Delay Register)(218)와, 베이스 어드레스 증가 레지스터(Base Address Increment Register)(216)를 가짐을 알 수 있다.
상기 도 2에 도시한 구성을 보다 상세히 설명하면, 최대 지연 레지스터(218)는 셀을 저장하는 슬롯의 최대 개수로 초기화되어 소정 초기화 값을 가지며, 상기 소정 초기 값을 내부 클럭에 의해 최대지연으로 출력한다. 베이스 어드레스 증가 레지스터(216)는 "0"으로 초기화되며, 셀이 저장되는 임의 입력 순환 행렬(Circular Queue)의 기반 주소를 저장한다. 즉, 상기 베이스 어드레스 증가 레지스터(216)는 다음 출력될 셀의 주소(Queue_Base_Address)를 저장하고 있다. 이때 저장되는 셀 주소를 지정하는 방법은 주소를 초기화 한 후 외부로부터 제공되는 셀 타임 클럭(Cell Time Clock)에 의해 순차적으로 주소를 증가시키는 방법에 의해 얻을 수 있다. 이하 설명의 편의, 즉 용어의 구분을 위해 상기 베이스 어드레스 증가 레지스터(216)로부터 출력되는 주소를 기반 주소(Base Address)라 칭한다. 셀버퍼(212)는 스위칭 망에서의 지연 값이 포함된 헤더를 가지고 입력되는 셀을 저장한 후 상기 저장된 셀을 버퍼링 하는 동작을 수행한다. 한편 상기 셀버퍼(212)는 지연부(214)를 구비하고 있어 상기 입력된 셀의 실제 지연 값(Real_Delay)을 발생한다. 그리고 상기 셀버퍼(212)는 셀이 입력될 시 셀 도착신호(Cell Arrival Signal)를 발생한다. 셀버퍼 메모리(236)는 입력 또는 출력할 셀을 지정된 주소에 저장하게 되며, 외부로부터 제공되는 주소에 대응하여 입력 셀을 기록하거나 저장된 셀을 출력한다. 메모리 할당 맵(230)은 각 셀에 대응하여 한 비트의 기억영역을 차지하도록 구성한다. 또한 상기 셀버퍼(212)에 저장된 소정 셀에 대응하는 셀 도착신호를 제공받아 해당 셀의 유효(valid) 여부를 해당 비트의 기억영역에 기록한다. 이때 상기 메모리 할당 맵(230)에 기록된 정보에 대응하여 상기 셀버퍼 메모리(326)에 저징된 셀은 동일한 주소를 가진다. 그 이유는 메모리 어드레스 레지스터(MAR; Memory Address Register)(226)로부터 제공되는 주소에 의해 상기 메모리 할당 맵(230)과 상기 셀버퍼 메모리(326)로부터 상호 매치된 유효 셀 정보와 셀을 손쉽게 얻기 위함이다. 감산기(220)은 상기 지연부(214)로부터 제공되는 실제 지연(Real_Delay)과 상기 최대 지연 레지스터(218)로부터 제공되는 최대 지연(Maximum_Delay)의 차에 해당하는 지연(Max_Delay)을 발생한다. 가산기(222)는 상기 베이스 어드레스 증가 레지스터(216)으로부터 제공되는 기반 주소(Queue_Base_Address)와 상기 감산기(220)의 출력을 가산한다. 상기 가산하여 출력되는 주소는 셀을 저장할 상기 셀버퍼 메모리(326) 및 상기 메모리 할당 맵(230)의 위치를 지정하는 셀 저장 주소를 생성한다. 결과적으로 상기 감산기(220)와 상기 가산기(222)로부터 출력되는 셀 저장 주소를 수학식으로 도시하면 아래 <수학식 1>로 나타낼 수 있다.
멀티플렉서(MUX; Multiplexer)(224)는 상기 기반 주소와 상기 셀 저장 주소를 각각의 입력으로 받아 상기 셀 타임 클럭에 의해 번갈아 출력한다. 예를 들면, 상기 셀 타임 클럭의 상승 에지에서 상기 기반 주소를 셀 독출 주소로 출력하며, 하강 에지에서 상기 셀 저장 주소를 출력한다. 그로 인하여 상기 셀 타임 클럭의 상승 에지에는 셀의 입력이 이루어지고, 하강 에지에서는 셀의 출력이 이루어진다. 상기 메모리 할당 맵(230)의 전단에 위치한 플립플롭(F/F; flipflop)(228)은 상기 셀 도착 신호를 래치(latch)하며, 상기 메모리 할당 맵(230)의 후단에 위치한 플립플롭(F/F; flipflop)(232)은 상기 메모리 할당 맵(230)으로부터 독출되는 유효 셀 정보에 해당하는 비트를 래치 한다. 상기 MAR(236)은 앞에서도 언급한 바와 같이 상기 MUX(224)로부터 출력되는 주소를 일시 저장한 후 출력하는 기능을 수행한다. 한편 메모리 버퍼 레지스터(MBR; Memory Buffer Register)(234)는 상기 셀버퍼(212)로부터 입력되는 입력 셀 또는 상기 셀버퍼 메모리(236)로부터 출력되는 출력 셀을 임시 저장한 후 출력하는 기능을 수행한다.
이하 상기한 구성을 참조하여 본 발명의 일 실시 예에 따른 동작을 상세히 설명하면 다음과 같다.
먼저 초기화 과정에서 셀을 저장하는 슬롯의 최대 개수 값을 최대 지연 레지스터(218)의 초기 값으로 설정하고, 셀을 저장할 기반주소를 저장하는 베이스 어드레스 증가 레지스터(216)는 초기 값 "0"으로 설정된다. 상기 베이스 어드레스 증가 레지스터(216)에 저장된 초기 값 "0"은 순환방식으로 셀 타임 클럭에 의해 "1"씩 증가하여 다음 출력될 셀의 주소를 저장하게 된다. 상기한 바에 의해 초기화가 이루어진 후 스위칭 망을 통해 수신되는 셀은 셀버퍼(212)로 인가된다. 상기 스위칭 망을 통해 수신되는 셀은 스위칭 망에서의 지연 값을 헤더에 가지고 있다. 상기한 바와 같이 지연 값을 포함한 헤더를 가지는 셀은 상기 셀버퍼(212)에 인가되어 저장된다. 한편 상기 셀의 헤더에 포함된 지연 값은 지연부(214)로 제공되어 실제지연을 계산하는 자료로 사용된다. 상기 지연부(214)에 의해 계산된 실제지연 Real_Delay는 감산기(220)로 인가된다. 상기 실제지연을 인가 받은 상기 감산기(220)는 상기 최대지연 레지스터(218)로부터 제공되는 최대지연에서 상기 실제지연을 감산하여 상기 지연 값에 대응하는 셀이 저장될 상대적 위치(Max_Delay)를 출력한다. 상기 출력된 상대적 위치는 가산기(222)의 일 측 입력단으로 인가된다. 상기 상대적 위치를 인가 받은 가산기(222)는 다른 일 측으로는 상기 베이스 어드레스 증가 레지스터(216)로부터 출력되는 기반주소를 제공받게 된다. 상기 상대적 위치와 기반주소를 제공받은 가산기(222)는 이를 가산하여 셀 저장 주소를 계산하게 된다. 다시 말해 상기 감산기(220)와 가산기(222)에 의한 계산은 앞에서 언급한 <수학식 1>에 의해 이루어진다.
상기 계산에 의해 얻어진 셀 저장 주소는 MUX(224)의 일 입력으로 제공되며, 다른 입력으로는 상기 기반주소가 제공된다. 상기 MUX(224)는 상기 입력들을 상기 셀 타임 클럭에 의해 먹싱하여 출력한다. 상기 MUX(224)의 먹싱 동작에 의해 출력되는 기반주소 또는 상기 셀 저장 주소는 MAR(226)에 제공되어 일시 저장된다.
예를 들어 상기 셀 타임 클럭의 상승 에지시 상기 셀 저장 주소가 먹싱되어 출력되며, 하강 에지시 상기 기반주소가 먹싱되어 출력된다. 따라서 상기 셀 타임 클럭이 상응 에지되는 경우에 셀의 입력이 이루어지며, 상기 셀 타임 클럭이 하강 에지되는 경우에 셀의 출력이 이루어진다. 후술하겠지만 상기 입력은 상기 셀버퍼(212)에 수신되어 저장된 셀을 셀버퍼 메모리(236)에 기록하는 동작을 의미하며, 상기 출력은 상기 셀버퍼 메모리(236)에 저장된 셀을 독출하여 전송하는 동작을 의미한다.
상기한 동작이 이루어지는 동안 상기 셀버퍼(212)에 저장된 셀은 내부 클럭에 의해 MBR(234)로 출력된다. 상기 MBR(234)은 상기 출력되는 셀을 임시 저장하였다가 상기 셀버퍼 메모리(236)로 전송한다. 상기 셀버퍼 메모리(236)는 상기 셀이 제공될 시 상기 MAR(226)에 지정된 셀 저장 주소를 읽게 된다. 상기 셀 저장 주소를 읽은 상기 셀버퍼 메모리(236)는 상기 제공된 셀을 읽은 셀 저장 주소에 대응하여 저장한다.
한편 상기 셀이 저장되는 동작과 더불어 F/F(228), 메모리 할당 맵(230) 및 F/F(232)에 셀 유효 여부를 판정하는 동작이 수행된다. 상기 셀 유효 여부를 판정하는 동작은 상기 셀버퍼(212)가 셀 수신에 따른 셀 도착 신호의 출력으로 비롯된다. 상기 출력된 셀 도착 신호는 먼저 F/F(228)로 제공되어 래치되며, 상기 래치된 셀 도착 신호는 메모리 할당 맵(230)으로 제공된다. 상기 셀 도착 신호를 제공받은 메모리 할당 맵(230)은 이를 근거로 하여 해당 셀의 유효 여부를 결정하여 결정된 유효 셀 정보를 해당 주소에 저장한다. 상기 해당 주소란 상기 MAR(226)에서 지시하고 있는 셀 저장 주소를 의미하며, 상기 메모리 할당 맵(230)은 상기 셀 저장 주소에 대응하는 기록 비트에 상기 유효 셀 정보를 저장한다. 이때 상기 MAR(226)이 지정하고 있는 셀 저장 주소를 이용하는 것은 상기 셀버퍼 메모리(236)에 저장된 셀과 동일한 주소로 저장될 수 있도록 하기 위해서다. 즉, 상기한 동작에 의해 상기 셀과 상기 셀에 대응하는 유효 셀 정보가 셀버퍼 메모리(236)과 메모리 할당 맵(130)의 동일한 주소를 할당받게 됨에 따라 추후 출력시 동일한 시점에 출력된다.
상기 저장된 셀을 출력하는 경우에는 상술한 동작에 의해 MAR(226)이 지시하고 있는 기반주소를 근거로 하여 상기 셀버퍼 메모리(236)는 저장된 셀을 출력한다. 즉, 상기 기반주소에 대응하여 저장된 셀을 독출하여 출력하게 된다.
한편 상기 메모리 할당 맵(230) 또한 상기 MAR(226)이 지시하고 있는 기반주소를 근거로 하여 해당 유효 셀 정보를 독출하여 출력한다. 상기 출력되는 유효 셀 정보는 F/F(232)에 의해 래치되어 최종 출력되어 상기 셀 버퍼 메모리(236)로부터 출력되는 셀이 유효한가를 나타내게 된다.
따라서 본 발명은 상기 셀 타임 클럭의 상승 에지 및 하강 에지 여부에 따라 MUX(324)의 출력을 결정하며, 상기 결정에 의해 MAR(226)에 기록되는 주소에 의해 입력 및 출력 동작을 번갈아 수행하게 된다.
상술한 바와 같이 본 발명은 셀이 스위치에 도착한 시간을 위한 타임 스탬프를 공통 클럭으로부터 요구하지 않고 셀의 스위칭 망에 들어온 시간을 초기 값으로 하는 상대적 시간을 사용한다. 또한 버퍼 제어기의 슬롯 개수가 물리적인 하드웨어 개수로 한정되지 않는 초기화 소프트웨어로 셀을 저장하는 슬롯들의 개수를 정할 수 잇는 셀 재배열 버퍼를 제공할 수 있다.
따라서 본 발명에 의해 셀 재배열 버퍼를 구현할 시 다양한 트래픽 특성에 부응하는 다양한 셀 슬롯의 개수로 셀 재배열 버퍼를 구성하고자 하는 요구를 만족시킬 수 있다. 또한 이는 슬롯이 많이 요구되는 인터넷 데이터 트래픽에 부응해서 제어회로에 많은 슬롯들을 수용할 경우에 크기가 고정된 작은 양의 제어회로만을 사용해도 되는 효과가 있다.

Claims (1)

  1. 비동기전송모드 교환기의 셀 처리장치에 있어서,
    셀을 저장하는 슬롯의 최대 개수로 초기화되어 소정 초기화 값을 가지며, 상기 소정 초기 값에 의한 최대지연을 내부 클럭에 의해 출력하는 최대 지연 레지스터와,
    초기화 값인 제로로 초기화된 후 셀 타임 클럭에 의해 순환방식으로 상기 초기화 값을 하나씩 증가하여 순환 행렬의 기반 주소를 저장하며, 상기 내부 클럭에 의해 상기 기반 주소를 출력하는 베이스 어드레스 증가 레지스터와,
    스위칭 망에서의 지연 값을 헤더에 가진 셀을 입력받아 저장한 후 상기 셀 입력에 따른 셀 도착신호를 발생하며, 상기 내부 클럭에 의해 상기 저장된 셀을 출력하는 셀버퍼와,
    상기 지연 값을 통해 실제지연을 계산하여 출력하는 지연부와,
    상기 최대지연에서 상기 실제지연을 감산하는 감산기와, 상기 감산기의 출력과 상기 기반 주소를 가산하여 셀 저장 주소로 출력하는 가산기로 구성된 셀 저장 주소 발생부와,
    상기 셀 타임 클럭에 의해 상기 기반 주소와 상기 셀 저장 주소를 번갈아 출력하는 멀티플렉서와,
    상기 멀티플렉서의 출력을 일시 저장하는 메모리 어드레스 레지스터와,
    상기 셀버퍼로부터 출력되는 셀을 임시 저장하는 메모리 버퍼 레지스터와,
    상기 메모리 버퍼 레지스터로부터 인가되는 셀을 상기 메모리 어드레스 레지스터가 지시하는 셀 저장 주소에 저장하며, 상기 메모리 어드레스 레지스터가 지시하는 기반주소에 대응하는 셀을 출력하는 셀버퍼 메모리와,
    상기 셀 도착 신호를 래치 하는 플립플롭과,
    상기 래치된 셀 도착 신호에 대응하는 셀의 유효 셀 정보를 상기 셀버퍼 메모리에 저장되는 셀에 대응하여 저장될 수 있도록 상기 메모리 어드레스 레지스터가 지시하는 셀 저장 주소에 대응하는 비트에 저장하며, 상기 메모리 어드레스 레지스터가 지시하는 기반주소에 대응하는 비트에 저장된 유효 셀 정보를 출력하는 메모리 할당 맵과,
    상기 메모리 할당 맵으로부터 출력되는 유효 셀 정보를 래치 하는 플립플롭으로 구성함을 특징으로 하는 셀 재배열 버퍼.
KR1019980059200A 1998-12-28 1998-12-28 셀 재배열 버퍼 KR100279949B1 (ko)

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