KR20000040765A - Method for establishing triple wall in semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 장치의 트리플 웰(triple well) 형성방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a triple well of a semiconductor device.
NMOS(N-channel metal oxide semiconductor; 이하 NMOS라 한다) 트랜지스터와 P-채널 모스(이하 PMOS라 한다) 트랜지스터가 동일한 반도체 기판 상에 형성되는 상보형 모스(complementary MOS; 이하 CMOS라 한다) 소자에서는 NMOS 트랜지스터와 PMOS 트랜지스터를 기판 내부에서 전기적으로 분리하기 위하여 어느 한 소자를 기판과 반대 도전형의 불순물 영역에 형성하여야 하며, 이러한 불순물 영역을 웰(well)이라 통칭한다.In a complementary MOS (hereinafter referred to as CMOS) device in which an N-channel metal oxide semiconductor (NMOS) transistor and a P-channel MOS (hereinafter referred to as PMOS) transistor are formed on the same semiconductor substrate. In order to electrically separate the transistor and the PMOS transistor from inside the substrate, any one element must be formed in an impurity region of a conductivity type opposite to that of the substrate, and such an impurity region is collectively referred to as a well.
종래에는 반도체 기판 상의 NMOS 트랜지스터가 형성될 영역에는 P웰을 형성하고, PMOS 트랜지스터가 형성될 영역에는 N웰을 형성하는 소위, 트윈 웰(Twin Well) 구조가 주로 사용되었다. 트윈 웰 구조는, 주변 회로 영역의 소자 동작시 발생하는 소수 캐리어(전자, 정공)들이 메모리 셀에 도달하여 그 안에 저장된 데이터를 파괴하는 것을 방지하기 위해 기판 전압(VBB)으로서 음(negative)의 전압을 인가한다. 이와 같이 기판 전압이 음의 값을 갖게 되면, NMOS 트랜지스터의 문턱전압(Threshold voltage)이 증가하게 된다. 적정 문턱전압을 갖기 위해 채널 영역의 농도를 감소시키면, 소오스와 드레인 간에 펀치쓰루우(punchthrough)가 발생하는 문제가 일어난다. 따라서, 점차 고집적화 및 미세화되는 반도체 장치에는 이러한 트윈 웰 구조를 더 이상 사용할 수 없게 된다.Conventionally, a so-called twin well structure is mainly used in which a P well is formed in a region where an NMOS transistor is to be formed on a semiconductor substrate, and an N well is formed in a region where a PMOS transistor is to be formed. The twin well structure is negative as the substrate voltage V BB to prevent minority carriers (electrons, holes) that occur during device operation in the peripheral circuit region from reaching the memory cell and destroying the data stored therein. Apply voltage. As such, when the substrate voltage has a negative value, the threshold voltage of the NMOS transistor increases. Reducing the concentration of the channel region to have an appropriate threshold voltage causes a problem that punchthrough occurs between the source and the drain. Therefore, such a twin well structure can no longer be used for semiconductor devices that are increasingly integrated and miniaturized.
한편, 반도체 장치가 고집적화 및 미세화됨에 따라 신호 잡음의 비가 저하되고 있으며, 특히, 반도체 패키지 내에 함유된 방사성 원소에서 방출되는 α-선에 의한 소프트 에러가 심각한 문제로 대두되고 있다. 반도체 기판에 입사된 α-입자는 그 비적을 따라 전자-정공쌍을 발생시키기 때문에 신호 전하를 혼란케 한다. 이러한 소프트 에러를 방지하기 위해서는 메모리 셀의 신호 전하량, 즉 캐패시턴스를 증가시키는 것이 중요하다. 또한, 반도체 기판 내부에 고농도의 영역을 형성하거나, 메모리 셀 어레이 전체를 별도의 웰 내에 넣음으로써 소수 캐리어 확산의 장벽층을 형성할 수도 있다.On the other hand, as the semiconductor devices are highly integrated and miniaturized, the ratio of signal noise is lowered, and in particular, soft errors due to α-rays emitted from radioactive elements contained in semiconductor packages are a serious problem. [Alpha] -particles incident on the semiconductor substrate confuse the signal charges because they generate electron-hole pairs along the tracks. In order to prevent such a soft error, it is important to increase the signal charge amount, that is, the capacitance of the memory cell. In addition, a barrier layer for diffusion of minority carriers may be formed by forming a high concentration region in the semiconductor substrate or by placing the entire memory cell array in a separate well.
이에 따라, 최근에는 메모리 셀이 형성되어질 P웰을 N웰 내에 별도로 형성하는, 소위 트리플 웰 구조가 각광받고 있다. 트리플 웰 구조에 의하면, N웰과 메모리 셀 영역의 P웰 사이에 형성된 PN 접합(junction)에 이미 역 바이어스(reverse bias)가 걸리기 때문에, 주변 회로 영역의 소자 동작시 발생하는 소수 캐리어들이 P웰을 감싸고 있는 N웰에 흡수되어 메모리 셀에 도달하지 못한다. 또한, 소프트 에러에 의해 생성되는 전자-정공쌍에 의한 전류가 전위 장벽(potential barrier) 역할을 하는 N웰에 의해 감소되므로 메모리 셀의 오동작을 방지할 수 있다.Accordingly, in recent years, a so-called triple well structure, in which P wells in which memory cells are to be formed, is separately formed in N wells, has been in the spotlight. According to the triple well structure, since a reverse bias is already applied to the PN junction formed between the N well and the P well of the memory cell region, the minority carriers generated during operation of the device in the peripheral circuit region are used to select the P well. It is absorbed by the enclosing N well and cannot reach the memory cell. In addition, since the current caused by the electron-hole pair generated by the soft error is reduced by the N well serving as a potential barrier, it is possible to prevent malfunction of the memory cell.
이하, 종래 방법에 의한 반도체 장치의 트리플 웰 형성방법을 도 1 내지 도 4를 참조하여 설명하고자 한다.Hereinafter, a triple well forming method of a semiconductor device by a conventional method will be described with reference to FIGS. 1 to 4.
도 1을 참조하면, 사진 공정을 통해 P형 반도체 기판(10)의 상부에 제1 포토레지스트 패턴(12)을 형성한 후, 제1 포토레지스트 패턴(12)을 이온주입 마스크로 이용하여 N형 불순물(13)을 이온주입함으로써 기판(10)의 소정 깊이에 제1 N웰(14)을 형성한다.Referring to FIG. 1, after the first photoresist pattern 12 is formed on the P-type semiconductor substrate 10 through a photolithography process, the first photoresist pattern 12 is used as an ion implantation mask. By implanting the impurity 13, the first N well 14 is formed at a predetermined depth of the substrate 10.
도 2를 참조하면, 제1 포토레지스트 패턴(12)을 제거한 후, 사진 공정을 통해 기판(10)의 상부에 제1 N웰(14) 내의 소정 영역을 노출시키는 제2 포토레지스트 패턴(16)을 형성한다. 제2 포토레지스트 패턴(16)을 이온주입 마스크로 이용하여 P형 불순물(17)을 이온주입함으로써 제1 N웰(14)에 충분히 감싸이도록 제1 P웰(14)을 형성한다. 제1 P웰(14)에는 후속 공정에서 NMOS 트랜지스터로 이루어진 메모리 셀 어레이가 형성된다.Referring to FIG. 2, after removing the first photoresist pattern 12, the second photoresist pattern 16 exposing a predetermined region in the first N well 14 on the substrate 10 through a photolithography process. To form. By using the second photoresist pattern 16 as an ion implantation mask, the P-type impurity 17 is ion implanted to form the first P well 14 so as to be sufficiently enclosed in the first N well 14. In the first P well 14, a memory cell array including NMOS transistors is formed in a subsequent process.
도 3을 참조하면, 제2 포토레지스트 패턴(16)을 제거한 후, 사진 공정을 통해 기판(10)의 상부에 제2 P웰이 형성될 영역을 노출시키는 제3 포토레지스트 패턴(20)을 형성한다. 제3 포토레지스트 패턴(20)을 이온주입 마스크로 이용하여 P형 불순물(21)을 이온주입함으로써 기판(10)에 제2 P웰(22)을 형성한다. 제2 P웰(22)에는 후속 공정에서 주변 회로 영역의 NMOS 트랜지스터가 형성된다.Referring to FIG. 3, after the second photoresist pattern 16 is removed, a third photoresist pattern 20 is formed on the substrate 10 to expose a region where the second P well is to be formed through the photolithography process. do. P-type impurities 21 are ion implanted using the third photoresist pattern 20 as an ion implantation mask to form a second P well 22 on the substrate 10. In the second P well 22, an NMOS transistor in a peripheral circuit region is formed in a subsequent process.
도 4를 참조하면, 제3 포토레지스트 패턴(21)을 제거한 후, 사진 공정을 통해 기판(10)의 상부에 제2 N웰이 형성될 영역을 노출시키는 제4 포토레지스트 패턴(24)을 형성한다. 제4 포토레지스트 패턴(24)을 이온주입 마스크로 이용하여 N형 불순물(25)을 이온주입함으로써 기판(10)에 제2 N웰(26)을 형성한다. 제2 N웰(26)에는 후속 공정에서 주변 회로 영역의 PMOS 트랜지스터가 형성된다.Referring to FIG. 4, after removing the third photoresist pattern 21, a fourth photoresist pattern 24 is formed on the substrate 10 to expose a region where the second N well is to be formed through the photolithography process. do. The second N well 26 is formed on the substrate 10 by ion implanting the N-type impurity 25 using the fourth photoresist pattern 24 as the ion implantation mask. In the second N well 26, a PMOS transistor in a peripheral circuit region is formed in a subsequent process.
상술한 종래의 트리플 웰 형성방법에 의하면, 도 4의 d(여기서, d0 이다)와 같이 일정 크기 이상으로 제1 N웰(14)이 제1 P웰(18)을 충분히 감싸도록 형성하기 위하여 네 번의 사진 공정을 사용한다.According to the conventional triple well forming method described above, in order to form the first N well 14 to sufficiently cover the first P well 18 to a predetermined size or more, as shown in FIG. 4 (where d 0). Use a photo process.
따라서, 본 발명의 목적은 세 번의 사진 공정으로 트리플 웰을 형성하여 공정 단순화를 도모할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device which can simplify the process by forming a triple well in three photographic processes.
도 1 내지 도 4는 종래 방법에 의한 반도체 장치의 트리플 웰 형성방법을 설명하기 위한 단면도들이다.1 to 4 are cross-sectional views illustrating a triple well forming method of a semiconductor device according to a conventional method.
도 5 내지 도 8은 본 발명의 제1 실시예에 의한 반도체 장치의 트리플 웰 형성방법을 설명하기 위한 단면도들이다.5 to 8 are cross-sectional views illustrating a triple well forming method of a semiconductor device in accordance with a first embodiment of the present invention.
도 9 및 도 10은 본 발명의 제2 실시예에 의한 반도체 장치의 트리플 웰 형성방법을 설명하기 위한 단면도들이다.9 and 10 are cross-sectional views illustrating a triple well forming method of a semiconductor device in accordance with a second embodiment of the present invention.
도 11 내지 도 13은 본 발명의 제3 실시예에 의한 반도체 장치의 트리플 웰 형성방법을 설명하기 위한 단면도들이다.11 to 13 are cross-sectional views illustrating a triple well forming method of a semiconductor device in accordance with a third embodiment of the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
100, 200, 300 : P형 반도체 기판100, 200, 300: P-type semiconductor substrate
104, 208, 304 : 제1 P웰 110, 310 : 제2 P웰104, 208, 304: first P well 110, 310: second P well
106, 204, 306 : 제1 N웰 114, 314 : 제2 N웰106, 204, 306: First N well 114, 314: Second N well
상기 목적을 달성하기 위하여 본 발명은, 트리플 웰 구조를 갖는 반도체 장치의 제조 방법에 있어서, 반도체 기판의 상부에 제1 P웰이 형성될 영역을 노출시키는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 이용하여 P형 불순물을 이온주입함으로써 상기 기판에 제1 P웰을 형성하는 단계; 상기 포토레지스트 패턴의 상부와 측면을 일부 식각하는 단계; N형 불순물을 이온주입하여 상기 제1 P웰의 하부에 제1 N웰을 형성하는 단계; 및 상기 포토레지스트 패턴을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device having a triple well structure, the method comprising: forming a photoresist pattern exposing a region where a first P well is to be formed on an upper surface of a semiconductor substrate; Forming a first P well on the substrate by ion implanting P-type impurities using the photoresist pattern; Partially etching the top and side surfaces of the photoresist pattern; Ion implanting N-type impurities to form a first N well under the first P well; And removing the photoresist pattern.
바람직하게는, 건식 에싱(dry ashing) 방법으로 포토레지스트 패턴의 상부와 측면을 일부 식각하거나, 습식 식각 방법으로 포토레지스트 패턴의 상부와 측면을 일부 식각한다.Preferably, the top and side surfaces of the photoresist pattern are partially etched by dry ashing, or the top and side surfaces of the photoresist pattern are partially etched by wet etching.
또한, 상기 목적을 달성하기 위하여 본 발명은, 트리플 웰 구조를 갖는 반도체 장치의 제조 방법에 있어서, 반도체 기판의 상부에 제1 N웰이 형성될 영역을 노출시키는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 이용하여 N형 불순물을 이온주입함으로써 상기 기판의 소정 깊이에 제1 N웰을 형성하는 단계; 상기 포토레지스트 패턴의 측면에 스페이서를 형성하는 단계; P형 불순물을 이온주입하여 상기 제1 N웰의 상부에 제1 P웰을 형성하는 단계; 및 상기 포토레지스트 패턴을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.The present invention also provides a method of manufacturing a semiconductor device having a triple well structure, comprising: forming a photoresist pattern exposing a region where a first N well is to be formed on an upper surface of a semiconductor substrate; Forming a first N well at a predetermined depth of the substrate by implanting N-type impurities using the photoresist pattern; Forming a spacer on a side of the photoresist pattern; Ion implanting P-type impurities to form a first P well on top of the first N well; And removing the photoresist pattern.
바람직하게는, 스페이서는 포토레지스트를 건식 식각하여 발생하는 폴리머로 형성하거나, 포토레지스트 패턴이 형성된 기판의 상부에 절연막을 형성하고 이를 건식 식각함으로써 형성한다.Preferably, the spacer is formed of a polymer generated by dry etching the photoresist, or by forming an insulating film on the substrate on which the photoresist pattern is formed and dry etching it.
또한, 상기 목적을 달성하기 위하여 본 발명은, 트리플 웰 구조를 갖는 반도체 장치의 제조 방법에 있어서, 반도체 기판의 상부에 제1 P웰이 형성될 영역을 노출시키는 제1 포토레지스트 패턴을 형성하는 단계; 상기 제1 포토레지스트 패턴을 이용하여 P형의 제1 불순물을 이온주입하여 상기 기판에 제1 P웰을 형성하고, N형의 제2 불순물을 이온주입하여 상기 제1 P웰의 하부에 제1 N웰을 형성하는 단계; 상기 제1 포토레지스트 패턴을 제거한 후, 상기 기판의 상부에 제2 P웰이 형성될 영역을 노출시키는 제2 포토레지스트 패턴을 형성하는 단계; 상기 제2 포토레지스트 패턴을 이용하여 P형의 제3 불순물을 이온주입하여 상기 기판에 제2 P웰을 형성하는 단계; 상기 제2 포토레지스트 패턴을 제거한 후, 상기 기판의 상부에 제2 N웰이 형성될 영역을 노출시키는 제3 포토레지스트 패턴을 형성하는 단계; 및 상기 제3 포토레지스트 패턴을 이용하여 N형의 제4 불순물을 이온주입하여 상기 기판에 상기 제1 N웰의 측면과 접촉되는 제2 N웰을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.In addition, in order to achieve the above object, the present invention, in the manufacturing method of a semiconductor device having a triple well structure, forming a first photoresist pattern exposing a region where a first P well is to be formed on the semiconductor substrate ; P-type first impurities are ion-implanted using the first photoresist pattern to form a first P well on the substrate, and N-type second impurities are ion-implanted to form a first lower portion of the first P well. Forming an N well; After removing the first photoresist pattern, forming a second photoresist pattern on the substrate to expose a region where a second P well is to be formed; Forming a second P well on the substrate by ion implanting a third P-type impurity using the second photoresist pattern; After removing the second photoresist pattern, forming a third photoresist pattern on the substrate to expose a region where a second N well is to be formed; And ion implanting an N-type fourth impurity using the third photoresist pattern to form a second N well in contact with the side surface of the first N well on the substrate. It provides a method for producing.
바람직하게는, 제1 N웰을 형성하는 단계에서, N형의 제2 불순물을 제2 N웰을 형성하는 N형의 제4 불순물이 이온주입되는 위치보다 얕게 이온주입한다. 이때, 제1 P웰을 형성하는 P형의 제1 불순물을 제2 N웰을 형성하는 N형의 제4 불순물이 이온주입되는 위치보다 얕게 이온주입한다.Preferably, in the forming of the first N well, the N-type second impurity is implanted at a shallower position than the position at which the N-type fourth impurity forming the second N well is ion implanted. At this time, the first P-type impurity forming the first P well is ion-implanted shallower than the position at which the fourth N-type impurity forming the second N well is ion implanted.
바람직하게는, 제2 N웰을 형성하기 위한 N형의 제4 불순물을 제1 N웰을 형성하기 위한 N형의 제2 불순물이 이온주입되는 위치보다 깊게 이온주입한다.Preferably, the fourth N-type impurity for forming the second N well is implanted deeper than the position at which the second N-type impurity for forming the first N well is implanted.
상술한 바와 같이 본 발명에 의하면 한번의 사진 공정을 통해 제1 P웰과 제1 P웰을 충분히 감싸는 제1 N웰을 형성함으로써 세 번의 사진 공정으로 트리플 웰을 형성할 수 있다.As described above, according to the present invention, the triple well may be formed by three photographic processes by forming the first P well and the first N well sufficiently enclosing the first P well through one photographic process.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 5 내지 도 8은 본 발명의 제1 실시예에 의한 반도체 장치의 트리플 웰 형성방법을 설명하기 위한 단면도들이다.5 to 8 are cross-sectional views illustrating a triple well forming method of a semiconductor device in accordance with a first embodiment of the present invention.
도 5는 제1 P웰(104)을 형성하는 단계를 도시한다. 사진 공정을 통해 P형 반도체 기판(100)의 상부에 제1 P웰이 형성될 영역을 노출시키도록 제1 포토레지스트 패턴(102)을 형성한다. 제1 포토레지스트 패턴(102)을 이온주입 마스크로 이용하여 P형의 제1 불순물(103)을 이온주입함으로써 기판(100)에 제1 P웰(104)을 형성한다. 제1 P웰(104)에는 후속 공정에서 NMOS 트랜지스터로 이루어진 메모리 셀 어레이가 형성된다.5 illustrates forming a first P well 104. The first photoresist pattern 102 is formed on the P-type semiconductor substrate 100 to expose a region where the first P well is to be formed through the photolithography process. The first P well 104 is formed on the substrate 100 by ion implanting the P-type first impurity 103 using the first photoresist pattern 102 as an ion implantation mask. In the first P well 104, a memory cell array including NMOS transistors is formed in a subsequent process.
도 6은 제1 N웰(106)을 형성하는 단계를 도시한다. 제1 포토레지스트 패턴(102)의 상부와 측면을 건식 에싱 방법으로 일부 식각한 후, N형의 제2 불순물(105)을 이온주입함으로써 제1 P웰(104)을 충분히 감싸도록 제1 N웰(106)을 형성한다. 또는, 제1 포토레지스트 패턴(102)의 상부와 측면에 주입되어 있는 불순물이 습식 식각을 가속화하여 불순물이 주입되지 않은 부위와 습식 식각 속도의 차이가 나는 것을 이용하여 제1 포토레지스트 패턴(102)의 상부와 측면을 일부 식각한 후, N형의 제2 불순물(105)을 이온주입할 수도 있다. 여기서, 식각되는 제1 포토레지스트 패턴(102)의 량을 고려하여 제1 포토레지스트 패턴(102)을 형성할 때 공정상 요구되는 두께보다 두껍게 형성한다.6 illustrates forming a first N well 106. After partially etching the upper and side surfaces of the first photoresist pattern 102 by the dry ashing method, the first N well is sufficiently encapsulated by the ion implantation of the second N-type impurity 105. Form 106. Alternatively, the first photoresist pattern 102 may be formed by using impurity implanted in the upper and side surfaces of the first photoresist pattern 102 to accelerate wet etching so that the difference between the portion where the impurities are not implanted and the wet etching rate is different. After partially etching the upper and side surfaces of the N-type second impurity 105, ion implantation may be performed. Here, when the first photoresist pattern 102 is formed in consideration of the amount of the first photoresist pattern 102 to be etched, the first photoresist pattern 102 is formed to have a thickness greater than that required for the process.
도 7은 제2 P웰(110)을 형성하는 단계를 도시한다. 제1 포토레지스트 패턴(102)을 제거한 후, 사진 공정을 통해 기판(100)의 상부에 제2 P웰이 형성될 영역을 노출시키는 제2 포토레지스트 패턴(108)을 형성한다. 제2 포토레지스트 패턴(108)을 이온주입 마스크로 이용하여 P형의 제3 불순물(109)을 이온주입함으로써 기판(100)에 제2 P웰(110)을 형성한다. 제2 P웰(110)에는 후속 공정에서 주변 회로 영역의 NMOS 트랜지스터가 형성된다.7 illustrates forming a second P well 110. After removing the first photoresist pattern 102, a second photoresist pattern 108 is formed on the substrate 100 to expose a region in which the second P well is to be formed. The second P well 110 is formed on the substrate 100 by ion implanting the P-type third impurity 109 using the second photoresist pattern 108 as an ion implantation mask. In the second P well 110, an NMOS transistor in a peripheral circuit region is formed in a subsequent process.
도 8은 제2 N웰(114)을 형성하는 단계를 도시한다. 제2 포토레지스트 패턴(108)을 제거한 후, 사진 공정을 통해 기판(100)의 상부에 제2 N웰이 형성될 영역을 노출시키는 제3 포토레지스트 패턴(112)을 형성한다. 제3 포토레지스트 패턴(112)을 이온주입 마스크로 이용하여 N형의 제4 불순물(113)을 이온주입함으로써 기판(100)에 제2 N웰(114)을 형성한다. 제2 N웰(114)에는 후속 공정에서 주변 회로 영역의 PMOS 트랜지스터가 형성된다.8 illustrates forming a second N well 114. After removing the second photoresist pattern 108, a third photoresist pattern 112 is formed on the substrate 100 to expose a region where the second N well is to be formed through the photolithography process. The second N well 114 is formed in the substrate 100 by ion implanting the N-type fourth impurity 113 using the third photoresist pattern 112 as an ion implantation mask. PMOS transistors in the peripheral circuit region are formed in the second N well 114 in a subsequent process.
도 9 및 도 10은 본 발명의 제2 실시예에 의한 반도체 장치의 트리플 웰 형성방법을 설명하기 위한 단면도들이다.9 and 10 are cross-sectional views illustrating a triple well forming method of a semiconductor device in accordance with a second embodiment of the present invention.
도 9를 참조하면, 사진 공정을 통해 P형 반도체 기판(200)의 상부에 제1 N웰이 형성될 영역을 노출시키도록 제1 포토레지스트 패턴(202)을 형성한다. 제1 포토레지스트 패턴(202)을 이온주입 마스크로 이용하여 N형의 제1 불순물(203)을 이온주입함으로써 기판(200)에 제1 N웰(204)을 형성한다.Referring to FIG. 9, a first photoresist pattern 202 is formed on the P-type semiconductor substrate 200 to expose a region where a first N well is to be formed through a photolithography process. The first N well 204 is formed in the substrate 200 by ion implanting the N-type first impurity 203 using the first photoresist pattern 202 as an ion implantation mask.
도 10을 참조하면, 플라즈마 건식 식각 방법으로 제1 포토레지스트 패턴(202)의 측면에 폴리머로 이루어진 스페이서(206)를 형성한 후, P형의 제2 불순물(207)을 이온주입함으로써 후속 공정에서 NMOS 트랜지스터로 이루어진 메모리 셀 어레이가 형성되어질 제1 P웰(208)을 형성한다. 또는, 산화막과 같은 절연막을 증착하고 이를 건식 식각하여 제1 포토레지스트 패턴(202)의 측면에 산화막 스페이서를 형성한 후, P형의 제2 불순물(207)을 이온주입할 수도 있다. 따라서, 이러한 방법들을 통해 제1 P웰(208)은 제1 N웰(204)에 의해 충분히 감싸이도록 형성된다.Referring to FIG. 10, a spacer 206 made of a polymer is formed on a side surface of the first photoresist pattern 202 by a plasma dry etching method, followed by ion implantation of a P-type second impurity 207 in a subsequent process. A first P well 208 to form a memory cell array consisting of NMOS transistors is formed. Alternatively, an oxide film spacer, such as an oxide film, may be deposited and dry etched to form an oxide film spacer on the side surface of the first photoresist pattern 202, followed by ion implantation of the P-type second impurity 207. Thus, through these methods the first P well 208 is formed to be sufficiently wrapped by the first N well 204.
이어서, 도시하지는 않았으나, 제1 포토레지스트 패턴(202)을 제거한 후, 상술한 제1 실시예에서와 동일한 방법으로 제2 P웰 및 제2 N웰을 형성하여 트리플 웰 구조를 완성한다.Subsequently, although not shown, after the first photoresist pattern 202 is removed, the second P well and the second N well are formed in the same manner as in the above-described first embodiment to complete the triple well structure.
도 11 내지 도 13은 본 발명의 제3 실시예에 의한 반도체 장치의 트리플 웰 형성방법을 설명하기 위한 단면도들이다.11 to 13 are cross-sectional views illustrating a triple well forming method of a semiconductor device in accordance with a third embodiment of the present invention.
도 11을 참조하면, 사진 공정을 통해 P형 반도체 기판(300)의 상부에 제1 P웰이 형성될 영역을 노출시키도록 제1 포토레지스트 패턴(302)을 형성한다. 제1 포토레지스트 패턴(302)을 이온주입 마스크로 이용하여 P형의 제1 불순물(303)을 이온주입함으로써 기판(300)에 제1 P웰(304)을 형성한다. 제1 P웰(304)에는 후속 공정에서 NMOS 트랜지스터로 이루어진 메모리 셀 어레이가 형성된다. 계속해서, 제1 포토레지스트 패턴(302)을 이온주입 마스크로 이용하여 N형의 제2 불순물을 이온주입함으로써 제1 P웰(304)의 하부에 제1 N웰(306)을 형성한다.Referring to FIG. 11, a first photoresist pattern 302 is formed to expose a region where a first P well is to be formed on the P-type semiconductor substrate 300 through a photolithography process. The first P well 304 is formed on the substrate 300 by ion implanting the first P-type impurity 303 using the first photoresist pattern 302 as an ion implantation mask. In the first P well 304, a memory cell array including NMOS transistors is formed in a subsequent process. Subsequently, the first N well 306 is formed below the first P well 304 by ion implanting the second N-type impurity using the first photoresist pattern 302 as an ion implantation mask.
도 12를 참조하면, 제1 포토레지스트 패턴(302)을 제거한 후, 사진 공정을 통해 기판(300)의 상부에 제2 P웰이 형성될 영역을 노출시키는 제2 포토레지스트 패턴(308)을 형성한다. 제2 포토레지스트 패턴(308)을 이온주입 마스크로 이용하여 P형의 제3 불순물(309)을 이온주입함으로써 기판(300)에 제2 P웰(310)을 형성한다. 제2 P웰(310)에는 후속 공정에서 주변 회로 영역의 NMOS 트랜지스터가 형성된다.Referring to FIG. 12, after removing the first photoresist pattern 302, a second photoresist pattern 308 is formed on the substrate 300 to expose a region where the second P well is to be formed through a photolithography process. do. The second P well 310 is formed on the substrate 300 by implanting the P-type third impurity 309 using the second photoresist pattern 308 as an ion implantation mask. NMOS transistors in the peripheral circuit region are formed in the second P well 310 in a subsequent process.
도 13을 참조하면, 제2 포토레지스트 패턴(308)을 제거한 후, 사진 공정을 통해 기판(300)의 상부에 제2 N웰이 형성될 영역을 노출시키는 제3 포토레지스트 패턴(312)을 형성한다. 제3 포토레지스트 패턴(312)을 이온주입 마스크로 이용하여 N형의 제4 불순물(313)을 이온주입함으로써 기판(300)에 제1 N웰(306)의 측면과 만나는 제2 N웰(314)을 형성한다. 제2 N웰(314)에는 후속 공정에서 주변 회로 영역의 PMOS 트랜지스터가 형성된다.Referring to FIG. 13, after removing the second photoresist pattern 308, a third photoresist pattern 312 is formed on the substrate 300 to expose a region where the second N well is to be formed through the photolithography process. do. The second N well 314 which meets the side surface of the first N well 306 on the substrate 300 by ion implantation using the third photoresist pattern 312 as an ion implantation mask by ion implantation of the fourth N-type impurity 313. ). In the second N well 314, a PMOS transistor in a peripheral circuit region is formed in a subsequent process.
여기서, 제1 N웰(306)의 측면과 제2 N웰(314)의 측면이 만나도록 형성하기 위하여 도 11의 단계에서 제1 N웰(306)을 형성하는 N형의 제2 불순물을 제2 N웰(314)을 형성하는 N형의 제4 불순물이 이온주입되는 위치보다 얕게 이온주입한다. 이때, 제1 P웰(304)을 형성하는 P형의 제1 불순물도 제2 N웰(314)을 형성하는 N형의 제4 불순물이 이온주입되는 위치보다 얕게 이온주입하여야 한다.Here, in order to form the side surface of the first N well 306 and the side surface of the second N well 314, the second N-type impurity forming the first N well 306 is removed in the step of FIG. 11. The ion implantation is shallower than the position where the N-type fourth impurity forming the 2 N well 314 is ion implanted. At this time, the first P-type impurity forming the first P well 304 must also be implanted shallower than the position at which the fourth N-type impurity forming the second N well 314 is ion implanted.
또는, 도 13의 단계에서 제2 N웰(314)을 형성하는 N형의 제4 불순물을 제1 N웰(306)을 형성하는 N형의 제2 불순물이 이온주입되는 위치보다 깊게 이온주입함으로써 제1 N웰(306)의 측면과 제2 N웰(314)의 측면이 만나도록 할 수 있다.Alternatively, by implanting the N-type fourth impurity forming the second N well 314 deeper than the position at which the second N-type impurity forming the first N well 306 is ion implanted in the step of FIG. 13. The side surface of the first N well 306 and the side surface of the second N well 314 may meet each other.
따라서, 이러한 방법들을 통해 제1 P웰(304)이 N웰(306, 314)에 의해 충분히 감싸이는 트리플 웰 구조를 완성할 수 있다.Thus, these methods can complete a triple well structure in which the first P well 304 is sufficiently surrounded by the N wells 306 and 314.
상술한 바와 같이 본 발명에 의하면, 한번의 사진 공정을 통해 제1 P웰과 제1 P웰을 충분히 감싸는 제1 N웰을 형성함으로써 세 번의 사진 공정으로 트리플 웰을 형성할 수 있다. 따라서, 공정 원가를 절감하고 생산성을 향상시킬 수 있다.As described above, according to the present invention, the triple well may be formed by three photographic processes by forming the first P well and the first N well sufficiently enclosing the first P well through one photographic process. Therefore, process cost can be reduced and productivity can be improved.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980056490A KR20000040765A (en) | 1998-12-19 | 1998-12-19 | Method for establishing triple wall in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980056490A KR20000040765A (en) | 1998-12-19 | 1998-12-19 | Method for establishing triple wall in semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000040765A true KR20000040765A (en) | 2000-07-05 |
Family
ID=19563998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980056490A KR20000040765A (en) | 1998-12-19 | 1998-12-19 | Method for establishing triple wall in semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000040765A (en) |
-
1998
- 1998-12-19 KR KR1019980056490A patent/KR20000040765A/en not_active Application Discontinuation
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