KR20000040143A - Method for manufacturing mos transistor - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 239000002184 metal Substances 0.000 claims abstract description 21
- 229920002120 photoresistant polymer Polymers 0.000 claims description 16
- 238000005468 ion implantation Methods 0.000 claims description 11
- 150000002500 ions Chemical class 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 abstract 4
- 150000004767 nitrides Chemical class 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
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- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Abstract
Description
본 발명은 모스 트랜지스터 제조방법에 관한 것으로, 특히 필드산화막과 접하는 모스 트랜지스터의 소스 및 드레인의 일측면을 기판영역으로 보다 깊게 형성하여, 이후의 배선공정에서 필드산화막의 식각에 의해 소스 및 드레인영역으로부터 기판으로의 누설전류가 발생함을 방지하는데 적당하도록 한 모스 트랜지스터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a MOS transistor, and more particularly, to form one side of a source and a drain of a MOS transistor in contact with a field oxide film deeper into a substrate region, and then, by the etching of the field oxide film in a subsequent wiring process, from The present invention relates to a MOS transistor manufacturing method suitable for preventing the occurrence of leakage current to the substrate.
도1a 내지 도1c는 종래 모스 트랜지스터 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)에 필드산화막(2)을 형성하고, 그 필드산화막(2) 사이의 기판(1) 중앙상부에 게이트(3)를 형성한 후, 그 게이트(3)의 측면 기판(1) 하부에 불순물 이온을 이온주입하여 저농도 소스 및 드레인(4)을 형성하는 단계(도1a)와; 상기 저농도 소스 및 드레인(4)과 게이트(3)의 상부전면에 질화막을 증착하고, 그 질화막을 건식식각하여 게이트측벽(5)을 형성한 후, 그 측벽의 측면 기판(1) 하부에 불순물 이온을 이온주입하여 고농도 소스 및 드레인(6)을 형성하는 단계(도1b)와; 상기의 구조 상부전면에 산화막(7)을 증착하고, 산화막(7)에 콘택홀을 형성하여 상기 고농도 소스 및 드레인(6)을 노출시킨 후, 상기 콘택홀이 형성된 산화막(7)의 상부전면에 금속을 증착하고, 패터닝하여 상기 고농도 소스 및 드레인(6)에 접속되는 금속배선(8)을 형성하는 단계(도1c)로 구성된다.1A to 1C show a cross-sectional view of a conventional MOS transistor manufacturing process, in which a field oxide film 2 is formed on a substrate 1 and a gate is formed on the center of the substrate 1 between the field oxide films 2. (3) and then implanting impurity ions under the side substrate 1 of the gate 3 to form a low concentration source and drain 4 (FIG. 1A); After depositing a nitride film on the upper surface of the low concentration source and drain 4 and the gate 3, and dry etching the nitride film to form a gate side wall (5), impurity ions below the side substrate (1) of the side wall Ion implantation to form a high concentration source and drain 6 (FIG. 1B); After depositing the oxide film 7 on the upper surface of the structure, forming a contact hole in the oxide film 7 to expose the high concentration source and drain 6, and then to the upper surface of the oxide film 7 in which the contact hole is formed And depositing and patterning the metal to form the metallization 8 connected to the high concentration source and drain 6 (FIG. 1C).
이하, 상기와 같이 구성된 종래 모스 트랜지스터 제조방법을 좀 더 상세히 설명한다.Hereinafter, the conventional MOS transistor manufacturing method configured as described above will be described in more detail.
먼저, 도1a에 도시한 바와 같이 기판(1)에 사진식각공정을 통해 트랜치구조를 형성하고, 그 트랜치구조가 형성된 기판(1)의 상부전면에 산화막을 증착한 후, 평탄화하여 상기 트랜치구조 내에 위치하는 필드산화막(2)을 형성한다.First, as shown in FIG. 1A, a trench structure is formed on the substrate 1 through a photolithography process, an oxide film is deposited on the upper surface of the substrate 1 on which the trench structure is formed, and then planarized to form a trench structure in the trench structure. A field oxide film 2 is formed.
그 다음, 상기 필드산화막(2)이 형성된 기판(1)의 상부에 게이트산화막과 다결정실리콘을 증착하고, 사진식각공정을 통해 패터닝하여 상기 필드산화막(2)의 사이에 노출된 기판(1)의 중앙상부에 게이트(3)를 형성한다.Next, a gate oxide film and polysilicon are deposited on the substrate 1 on which the field oxide film 2 is formed, and patterned by photolithography to expose the substrate 1 exposed between the field oxide films 2. The gate 3 is formed in the upper center.
그 다음, 상기 게이트(3)의 측면 기판(1)하부에 저농도 불순물 이온을 이온주입하여 저농도 소스 및 드레인(4)을 형성한다.Then, low concentration impurity ions are implanted under the side substrate 1 of the gate 3 to form a low concentration source and drain 4.
그 다음, 도1b에 도시한 바와 같이 상기 저농도 소스 및 드레인(4)과 게이트(3)의 상부전면에 질화막을 증착하고, 건식식각하여 상기 게이트(3)의 측면에 게이트측벽(5)을 형성한다.Next, as shown in FIG. 1B, a nitride film is deposited on the low concentration source and drain 4 and the upper surface of the gate 3 and dry-etched to form the gate sidewall 5 on the side of the gate 3. do.
그 다음, 상기 게이트측벽(5)을 이온주입 마스크로 사용하는 이온주입공정으로 상기 게이트측벽(5)의 측면 기판(1)에 고농도 소스 및 드레인(6)을 형성한다.Next, a high concentration source and drain 6 are formed on the side substrate 1 of the gate side wall 5 by an ion implantation process using the gate side wall 5 as an ion implantation mask.
그 다음, 도1c에 도시한 바와 같이 상기 모스 트랜지스터의 상부전면에 산화막(7)을 증착하고, 그 산화막(7)의 상부전면에 포토레지스트를 도포하고, 노광 및 현상하여 패턴을 형성한다.Then, as shown in Fig. 1C, an oxide film 7 is deposited on the upper surface of the MOS transistor, a photoresist is applied on the upper surface of the oxide film 7, and the pattern is exposed and developed.
그 다음, 상기 포토레지스트 패턴을 식각마스크로 사용하는 식각공정으로 상기 산화막(7)에 콘택홀을 형성하여 상기 고농도 소스 및 드레인(6)을 노출시킨다.Next, a contact hole is formed in the oxide layer 7 by an etching process using the photoresist pattern as an etching mask to expose the high concentration source and drain 6.
그 다음, 상기 콘택홀이 형성된 산화막(7)의 상부전면에 금속을 증착하고, 사진식각공정을 통해 금속을 패터닝하여 상기 산화막(7)에 형성한 콘택홀을 통해 상기 고농도 소스 및 드레인(6)에 연결되는 금속배선(8)을 형성한다.Next, the high concentration source and drain 6 are deposited through the contact holes formed in the oxide film 7 by depositing a metal on the upper surface of the oxide film 7 in which the contact hole is formed and patterning the metal through a photolithography process. To form a metal wire (8) connected thereto.
이와 같은 과정에서, 상기 산화막에 콘택홀을 형성할 때 마스크의 오정렬에 의해 콘택홀이 고농도 소스 및 드레인(6)의 상부에 정확히 형성되지 않고, 상기 필드산화막(2)의 상부일부에 형성될 경우, 식각공정에 의해 상기 필드산화막도 식각되며, 이후의 금속배선(8) 형성과정에서 고농도 소스 및 드레인(6)과 기판(1)이 금속배선(8)에 연결될 수 있다.In this process, when the contact hole is formed in the oxide film, the contact hole is not formed correctly on the high concentration source and drain 6 due to misalignment of the mask, and is formed on the upper part of the field oxide film 2. In addition, the field oxide layer may be etched by an etching process, and the high concentration source and drain 6 and the substrate 1 may be connected to the metal line 8 in the subsequent metal line 8 formation process.
상기한 바와 같이 종래 모스 트랜지스터 제조방법은 금속배선 형성을 위한 콘택홀 형성시 마스크의 오정렬에 의해 콘택홀을 필드산화막과 고농도 소스 및 드레인의 경계부분에 형성할 경우, 필드산화막의 상부가 식각되어 금속배선에 의해 상기 고농도 소스 및 드레인과 기판이 연결되어 누설전류가 발생하는 문제점이 있었다.As described above, in the conventional method of manufacturing a MOS transistor, when a contact hole is formed at a boundary between a field oxide film and a high concentration source and drain due to misalignment of a mask when forming a contact hole for forming a metal wiring, the upper portion of the field oxide film is etched. There is a problem in that a leakage current is generated by connecting the high concentration source and drain and the substrate by wiring.
이와 같은 문제점을 감안한 본 발명은 마스크의 오정렬에 의해 필드산화막의 일부가 식각되는 경우에도, 고농도 소스 및 드레인과 기판이 금속배선에 의해 연결되는 것을 방지할 수 있는 모스 트랜지스터 제조방법을 제공함에 그 목적이 있다.In view of the above problems, the present invention provides a MOS transistor manufacturing method capable of preventing a high concentration source, drain, and substrate from being connected by metal wiring even when a part of the field oxide film is etched due to misalignment of a mask. There is this.
도1a 내지 도1c는 종래 모스 트랜지스터의 제조공정 수순단면도.1A to 1C are cross-sectional views illustrating a manufacturing process of a conventional MOS transistor.
도2a 내지 도2d는 본 발명 모스 트랜지스터의 제조공정 수순단면도.2A to 2D are cross-sectional views of a manufacturing process of the MOS transistor of the present invention.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
1:기판 2:필드산화막1: Substrate 2: Field Oxide
3:게이트 4:저농도 소스 및 드레인3: gate 4: low concentration source and drain
5:게이트측벽 6:고농도 소스 및 드레인5: Gate sidewall 6: High concentration source and drain
7:산화막 8:금속배선7: oxide film 8: metal wiring
상기와 같은 목적은 기판의 상부에 필드산화막을 증착하여 소자형성영역을 정의하고, 소자형성 영역의 상부에 게이트를 형성하는 게이트형성단계와; 상기 게이트와 상기 필드산화막 사이의 기판 하부에 소스 및 드레인을 형성하는 소스 및 드레인 형성단계와; 산화막에 형성한 콘택홀을 통해 상기 소스 및 드레인에 접속되는 금속배선을 형성하는 금속배선 형성단계를 포함하는 모스 트랜지스터 제조방법에 있어서, 상기 소스 및 드레인을 형성한 후, 상기 필드산화막과 접하는 소스 및 드레인의 일부영역을 기판의 하부측으로 확장시키는 소스 및 드레인 확장단계를 더 포함하여 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is a gate forming step of defining a device formation region by depositing a field oxide film on the substrate, and forming a gate on the device formation region; A source and drain forming step of forming a source and a drain under the substrate between the gate and the field oxide film; A method of manufacturing a MOS transistor comprising forming a metal wiring connected to the source and the drain through a contact hole formed in an oxide film, the method comprising: forming a source and a drain and then contacting the field oxide film; It is achieved by further comprising a source and drain expansion step for extending a portion of the drain to the lower side of the substrate, described in detail with reference to the accompanying drawings, the present invention.
도2a 내지 도2d는 본 발명 모스 트랜지스터 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)에 필드산화막(2)을 형성하고, 그 필드산화막(2) 사이의 기판(1) 중앙상부에 게이트(3)를 형성한 후, 그 게이트(3)의 측면 기판(1) 하부에 불순물 이온을 이온주입하여 저농도 소스 및 드레인(4)을 형성하는 단계(도2a)와; 상기 저농도 소스 및 드레인(4)과 게이트(3)의 상부전면에 질화막을 증착하고, 그 질화막을 건식식각하여 게이트측벽(5)을 형성한 후, 그 측벽의 측면 기판(1) 하부에 불순물 이온을 이온주입하여 고농도 소스 및 드레인(6)을 형성하는 단계(도2b)와; 상기의 구조 상부전면에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 상기 고농도 소스 및 드레인(6)과 필드산화막(2)의 경계부분을 노출시킨 후, 불순물 이온을 이온주입하여 상기 고농도 소스 및 드레인(6)의 필드산화막(2)과 접한 부분을 기판(1)의 하부측으로 확장시키는 단계(도2c)와; 상기의 구조 상부에 산화막(7)을 증착하고, 산화막(7)에 콘택홀을 형성하여 상기 고농도 소스 및 드레인(6)을 노출시킨 후, 상기 콘택홀을 통해 상기 고농도 소스 및 드레인(6)에 접속되는 금속배선(8)을 형성하는 단계(도2d)로 구성된다.2A to 2D are cross-sectional views of a manufacturing process of the MOS transistor of the present invention, in which a field oxide film 2 is formed on a substrate 1, and the upper portion of the center of the substrate 1 between the field oxide films 2 is shown. Forming a low concentration source and drain 4 by implanting impurity ions under the side substrate 1 of the gate 3 after forming the gate 3 (FIG. 2A); After depositing a nitride film on the upper surface of the low concentration source and drain 4 and the gate 3, and dry etching the nitride film to form a gate side wall (5), impurity ions below the side substrate (1) of the side wall Ion implantation to form a high concentration source and drain 6 (FIG. 2B); The photoresist PR is applied to the entire upper surface of the structure, exposed and developed to expose the boundary portion of the high concentration source and drain 6 and the field oxide film 2, and then ion implanted with impurity ions to form the high concentration source. And extending the portion in contact with the field oxide film 2 of the drain 6 to the lower side of the substrate 1 (Fig. 2C); An oxide film 7 is deposited on the structure, and a contact hole is formed in the oxide film 7 to expose the high concentration source and drain 6, and then through the contact hole to the high concentration source and drain 6. It forms a step (FIG. 2D) of forming the metal wiring 8 connected.
이하, 상기와 같은 본 발명 모스 트랜지스터 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
먼저, 도2a에 도시한 바와 같이 종래와 동일한 방법으로, 기판(1)에 사진식각공정을 통해 트랜치구조를 형성하고, 그 트랜치구조가 형성된 기판(1)의 상부전면에 산화막을 증착하고, 평탄화하여 필드산화막(2)을 형성한다.First, as shown in FIG. 2A, a trench structure is formed on the substrate 1 through a photolithography process, and an oxide film is deposited on the upper surface of the substrate 1 on which the trench structure is formed and planarized. The field oxide film 2 is formed.
그 다음, 상기 필드산화막(2)이 형성된 기판(1)의 상부에 게이트산화막과 다결정실리콘을 증착하고, 사진식각공정을 통해 패터닝하여 모스 트랜지스터의 게이트(3)를 형성한다.Next, a gate oxide film and polysilicon are deposited on the substrate 1 on which the field oxide film 2 is formed, and patterned through a photolithography process to form the gate 3 of the MOS transistor.
그 다음, 상기 게이트(3)의 측면 기판(1)하부에 저농도 불순물 이온을 이온주입하여 저농도 소스 및 드레인(4)을 형성한다.Then, low concentration impurity ions are implanted under the side substrate 1 of the gate 3 to form a low concentration source and drain 4.
그 다음, 도2b에 도시한 바와 같이 상기 저농도 소스 및 드레인(4)과 게이트(3)의 상부전면에 질화막을 증착하고, 건식식각하여 상기 게이트(3)의 측면에 게이트측벽(5)을 형성하고, 그 게이트측벽(5)을 이온주입 마스크로 사용하는 이온주입공정으로 고농도 소스 및 드레인(6)을 형성한다.Next, as shown in FIG. 2B, a nitride film is deposited on the low concentration source and drain 4 and the upper surface of the gate 3 and dry-etched to form the gate side wall 5 on the side of the gate 3. A high concentration source and drain 6 are formed by an ion implantation process using the gate side wall 5 as an ion implantation mask.
그 다음, 도2c에 도시한 바와 같이 상기 필드산화막(2), 게이트(3), 고농도 소스 및 드레인(6)의 상부전면에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 필드산화막(2)과 접하는 상기 고농도 소스 및 드레인(6)의 일부영역을 노출시키는 포토레지스트(PR) 패턴을 형성한다.Then, as shown in FIG. 2C, photoresist PR is applied to the entire upper surface of the field oxide film 2, the gate 3, the high concentration source and the drain 6, exposed and developed to expose the field oxide film 2 A photoresist (PR) pattern exposing a portion of the high concentration source and drain 6 in contact with
그 다음, 상기 패턴이 형성된 포토레지스트(PR)를 이온주입 마스크로 사용하는 이온주입공정으로 상기 노출된 고농도 소스 및 드레인(6)에 불순물 이온을 이온주입하여 상기 고농도 소스 및 드레인(6)중 필드산화막(2)에 접하는 부분을 기판(2)의 하부측으로 확장시킨다.Next, an ion implantation process using the photoresist PR formed with the pattern as an ion implantation mask implants impurity ions into the exposed high concentration source and drain 6 to form a field in the high concentration source and drain 6. The portion in contact with the oxide film 2 is extended to the lower side of the substrate 2.
그 다음, 도2d에 도시한 바와 같이 포토레지스트(PR) 패턴을 제거하고, 모스 트랜지스터의 상부전면에 산화막(7)을 증착하고, 그 산화막(7)에 콘택홀을 형성한 후, 금속공정을 통해 상기 산화막(7)에 형성한 콘택홀을 통해 상기 고농도 소스 및 드레인(6)에 접하는 금속배선(8)을 형성한다.Then, as shown in FIG. 2D, the photoresist (PR) pattern is removed, an oxide film 7 is deposited on the upper surface of the MOS transistor, and a contact hole is formed in the oxide film 7, and then a metal process is performed. Through the contact holes formed in the oxide film 7 to form a metal wiring 8 in contact with the high concentration source and drain (6).
이때, 금속배선을 형성하기 위한 콘택홀 형성공정에서 마스크의 오정렬이 발생하여, 콘택홀이 상기 필드산화막(2)의 상부일부를 노출시키도록 형성되는 경우, 그 필드산화막(2)의 상부일부가 식각되어도, 그 측면의 기판(1)에는 확장된 고농도 소스 및 드레인(6)이 위치하고 있어, 금속배선(8) 형성과정에서 고농도 소스 및 드레인(6)과 기판(1)이 함께 금속배선(8)에 연결되는 것을 방지할 수 있게 된다.At this time, when the misalignment of the mask occurs in the contact hole forming process for forming the metal wiring, and the contact hole is formed to expose the upper portion of the field oxide film 2, the upper portion of the field oxide film 2 Even when etched, the expanded high concentration source and drain 6 are located on the side of the substrate 1 so that the high concentration source and drain 6 and the substrate 1 together with the metal wire 8 are formed during the formation of the metal wiring 8. ) Can be prevented.
상기한 바와 같이 본 발명 모스 트랜지스터 제조방법은 불순물 이온주입을 통해 필드산화막과 접하는 고농도 소스 및 드레인의 일부영역을 기판의 하부측으로 확장시킴으로써, 금속배선 형성을 위한 콘택홀이 마스크의 오정렬에 의해 필드산화막의 일부에 형성되어 그 필드산화막의 상부가 식각되는 경우에도 고농도 소스 및 드레인과 기판이 함께 금속배선에 접속되는 것을 방지하여 누설전류의 발생을 방지하고, 모스 트랜지스터의 신뢰성을 향상시키는 효과가 있다.As described above, the method of manufacturing the MOS transistor of the present invention extends a portion of the highly concentrated source and drain contacting the field oxide film to the lower side of the substrate through the implantation of impurity ions so that the contact hole for forming the metal wiring is formed by misalignment of the mask with the field oxide film. Even when the upper portion of the field oxide film is etched, the high concentration source and drain and the substrate are prevented from being connected to the metal wiring, thereby preventing the occurrence of leakage current and improving the reliability of the MOS transistor.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980055695A KR20000040143A (en) | 1998-12-17 | 1998-12-17 | Method for manufacturing mos transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980055695A KR20000040143A (en) | 1998-12-17 | 1998-12-17 | Method for manufacturing mos transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000040143A true KR20000040143A (en) | 2000-07-05 |
Family
ID=19563373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980055695A KR20000040143A (en) | 1998-12-17 | 1998-12-17 | Method for manufacturing mos transistor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000040143A (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1998
- 1998-12-17 KR KR1019980055695A patent/KR20000040143A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100446312B1 (en) * | 2002-06-29 | 2004-09-01 | 주식회사 하이닉스반도체 | Method for fabricating semiconductor device induced junction leakage |
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