KR20000038417A - 리페어 가능한 램을 테스트하는 테스트 시스템 및 그의 테스트방법 - Google Patents

리페어 가능한 램을 테스트하는 테스트 시스템 및 그의 테스트방법 Download PDF

Info

Publication number
KR20000038417A
KR20000038417A KR1019980053414A KR19980053414A KR20000038417A KR 20000038417 A KR20000038417 A KR 20000038417A KR 1019980053414 A KR1019980053414 A KR 1019980053414A KR 19980053414 A KR19980053414 A KR 19980053414A KR 20000038417 A KR20000038417 A KR 20000038417A
Authority
KR
South Korea
Prior art keywords
test
memory cells
memory
row
failed
Prior art date
Application number
KR1019980053414A
Other languages
English (en)
Inventor
이동순
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019980053414A priority Critical patent/KR20000038417A/ko
Publication of KR20000038417A publication Critical patent/KR20000038417A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme

Abstract

본 발명에 따른 테스트 시스템은 저장 회로를 가지는 칩 테스트 회로 및 메모리 장치와 조인트 테스트 억세스 그룹을 가지는 램 장치를 포함한다. 상기 램 장치의 메모리 장치를 테스트하는 방법의 제 1 단계에서는 램의 모든 메모리 셀들에 소정의 데이터를 기입하고, 각 메모리 셀들에 저장된 데이터를 순차적으로 독출하여 각 메모리 셀의 페일 여부를 테스트한다. 제 2 단계에서는 테스트 결과, 페일된 메모리 셀들의 행 어드레스 및 워드 라인이나 비트 라인의 리페어를 알리는 소정의 코드는 조인트 테스트 억세스 그룹내의 탭 컨트롤러의 제어에 의해 유저 스패시픽 레지스터부에 저장된다. 하나의 워드 라인이나 비트 라인 단위의 테스트 동작이 종료되면, 제 3 단계에서는 상기 유저 스패시픽 레지스터부에 저장된 행 어드레스들 및 코드들은 상기 탭 컨트롤러의 제어에 의해 상기 칩 테스트 회로로 공급한다. 제 4 단계에서는 상기 칩 테스트 회로가 상기 유저 스패시픽 레지스터부로부터의 상기 행 어드레스들 및 코드들을 저장 회로에 저장한다. 본 발명에 따른 테스트 시스템 및 테스트 방법은 워드 라인이나 비트 라인의 리페어를 알리는 정보를 코드화하여 상기 스패시픽 레지스터부에 저장하는 것을 특징으로 한다. 이로써, 테스트 동작시, 전체 구조의 변경 없이도 많은 수의 스페어 워드 라인을 가지는 램 장치를 테스트할 수 있다.

Description

리페어 가능한 램을 테스트하는 테스트 시스템 및 그의 테스트 방법(TEST SYSTEM FOR TESTING REPAIRABLE RANDOM ACCESS MEMORY AND METHOD OF TESTING THE SAME)
본 발명은 테스트 시스템 및 테스트 방법에 관한 것으로서, 구체적으로는 리페어 가능하고 그리고 온-칩된 램 장치를 테스트하는 테스트 시스템 및 테스트 방법에 관한 것이다.
도 1 및 도 2를 참조하면, 종래의 기술에 따른 테스트 시스템의 칩 테스트 회로(10)는 램 장치(20) 내부의 제너럴 퍼포스 레지스터(general purpose resister; 이하, GPR)를 이용하여 램 장치(20)의 내부에 구비된 메모리 장치의 페일(fail) 정보를 읽어내어 램 장치(20)를 리페어한다. 일반적으로, 램 장치(20) 특히, CPU(central processing unit, 예를 들어, 모델명 Alpha 21164 등)의 캐시 메모리(cache memory)는 메인 메모리 장치(main memory cell array)와 메인 메모리 장치 내의 페일된 메모리 셀들을 리페어하기 위해 스페어 워드 라인 및 스페어 비트 라인을 가진다. 도 1의 일반적인 램 장치를 테스트하는 칩 테스트 회로(10)는 랩 장치(20)내의 메모리 장치를 테스트하는 테스트 동작 동안에, 램 장치(20)로 테스트 동작을 알리는 테스트 모드 신호(test mode signal; TMS)를 공급하고 그리고 램 장치(20)로부터 테스트 결과 페일된 메모리 셀의 행 어드레스(address; ADDR) 및 리페어 신호(repair signal; RS)를 공급받는다.
다시 도 2를 참조하면, 종래의 기술에 따른 칩 테스트 회로(10)는 저장 회로(11)를 구비하고 그리고 램 장치(20)는 메모리 장치(21) 및 제너럴 퍼포스 레지스터(22)를 구비한다. 예를 들어, 램 장치(20)의 메모리 장치(21)가 '64' 개의 워드 라인들(word line; WL), '64' 개의 비트 라인(bit line; BL), '3' 개의 스페어 워드 라인(spare word line; SWL) 및 '2' 개의 스페어 비트 라인(spare bit line; SBL)이 있고, 그리고 칩 테스트 회로(10)가 메모리 장치(21)의 페일된 셀들을 리페어하기 위한 테스트 동작을 수행한다고 가정하자. 테스트 동작이 시작되면, 칩 테스트 회로(10)는 메모리 장치(21)의 테스트 동작을 알리는 테스트 모드 신호(TMS)를 램 장치(20)로 공급한다. 도시되지는 않았지만, 램 장치의 메모리 컨트롤러(memory controller)는 테스트 모드 신호의 제어에 의해 메모리 장치(21)의 테스트 동작을 수행한다.
메모리 컨트롤러는 메모리 장치(21)의 열 즉, 비트 라인 단위로 테스트 동작을 수행한다. 우선, 메모리 장치(21)의 모든 메모리 셀들에 소정의 데이터(예를 들어, 1)를 저장시킨 후, 임의의 비트 라인(예를 들어, BL0)을 선택한다. 메모리 컨트롤러는 선택된 비트 라인(BL0)에 교차되도록 배열된 임의의 워드 라인(예를 들어, WL0)에 연결된 메모리 셀(memory cell; MC00)의 데이터를 센싱하여 메모리 셀(MC00)의 페일 여부를 테스트한다. 메모리 셀(MC00)의 테스트가 종료되면, 다음 행 어드레스(row address; RADDR)들에 대응되는 워드 라인들에 연결된 메모리 셀들의 페일 여부를 순차적으로 테스트한다.
만약, 비트 라인(BL0)에 연결된 메모리 셀들을 테스트하는 도중에 워드 라인(WL1)에 연결된 메모리 셀(MC01)이 페일된 경우에는, 메모리 컨트롤러는 페일된 메모리 셀의 행 어드레스(RADDR1)를 6 비트의 제너럴 퍼포스 레지스터(ROW1)에 저장하고 그리고 제너럴 퍼포스 레지스터(ROW1)에 페일된 메모리 셀의 행 어드레스(RADDR1)가 입력된 것을 알리는 데이터(1)를 1 비트의 제너럴 퍼포스 레지스터(V1)에 저장한다. 행 어드레스(RADDR1) 및 데이터(1)가 입력된 후, 동일한 비트 라인(BL0)에 연결된 메모리 셀들의 테스트 동작이 수행되는 도중에 워드 라인(WL4)에 연결된 메모리 셀(MC04)이 페일되면, 메모리 컨트롤러는 페일된 메모리 셀(MC04)의 행 어드레스(RADDR4)가 제너럴 퍼포스 레지스터(ROW1)에 저장된 행 어드레스(RADDR1)와 같은 지를 확인한다. 확인 결과, 행 어드레스(RADDR)들이 같지 않고 제너럴 퍼포스 레지스터(V1)에 저장된 값이 '1'이면, 메모리 컨트롤러는 다음 6 비트의 제너럴 퍼포스 레지스터(ROW2)에 페일된 메모리 셀(MC04)의 행 어드레스(RADDR4)를 저장하고 제너럴 퍼포스 레지스터(V2)에 데이터(1)를 저장한다.
행 어드레스(RADDR4) 및 데이터(1)가 입력된 후, 동일한 비트 라인(BL0)에 연결된 메모리 셀들의 테스트 동작이 수행되는 도중에 워드 라인(WL9)에 연결된 메모리 셀(M09)이 페일되면, 마이크로 컨트롤러는 페일된 메모리 셀(MC09)의 행 어드레스(RADDR9)가 페일된 메모리 셀들(MC01, MC04)의 행 어드레스들(RADDR0, RADDR4)과 같은지를 확인한다. 확인 결과, 행 어드레스(RADDR)들이 같지 않고, 제너럴 퍼포스 레지스터들(V1, V2)에 저장된 값들이 '1'이면, 메모리 컨트롤러는 다음 6 비트의 제너럴 퍼포스 레지스터(ROW3)에 행 어드레스(ADDR9)를 저장하고 제너럴 퍼포스 레지스터(V3)에 데이터(1)를 저장한다. 만약 또 다른 페일된 메모리 셀(MC)이 발생된다면, 마이크로 컨트롤러는 제너럴 퍼포스 레지스터(MC)에 데이터(1)를 저장한다. 제너럴 퍼포스 레지스터(MC)에 저장된 데이터(1)는 하나의 비트 라인(BL)에 많은 수의 페일된 메모리 셀이 연결되었으므로 스페어 워드 라인(SWL) 대신 스페어 비트 라인(SBL)으로 페일된 메모리 셀들을 리페어한다는 의미이다.
하나의 비트 라인(BL0)의 테스트가 종료되면, 메모리 컨트롤러는 다음 비트 라인(BL)을 순차적으로 선택하여 선택된 비트 라인(BL) 연결된 메모리 셀들을 순차적으로 테스트한다. 결과적으로, 페일된 메모리 셀들에 워드 라인(WL)과 비트 라인(BL)의 수가 스페어 워드 라인(SWL) 및 스페어 비트 라인(SBL)의 수를 초과하면, 램 장치는 페일 처리된다.
아래의[표 1]은 메모리 장치(21)의 스페어 워드 라인(SWL)의 수가 많아질수록 증가되는 제너럴 퍼포스 레지스터들(V1, V2, V3, MC)의 비트 수를 보여준다. 만약에, 램 장치(10) 내부의 제너럴 퍼포스 레지스터(GPR)의 수가 제한적이라면, 종래의 기술은 사용할 수 없게 된다.
[표 1]
N 레지스터의 비트 수 N 레지스터의 비트 수
2 3 8 9
3 4 9 10
4 5 10 11
5 6 11 12
6 7 12 13
7 8 13 14
여기서, [표 1]의 N은 스페어 워드 라인(SWL)의 수를 나타낸다. 예를 들어, 램 장치(10) 내부에 32 비트의 제너럴 퍼포스 레지스터(GPR)가 있고 그리고 도 2와 같이, 3 개의 스페어 워드 라인(SWL)과 2 개의 스페어 비트 라인(SBL)이 있다고 가정하면, 메모리 장치(21)의 테스트를 위한 제너럴 퍼포스 레지스터(GPR)의 수는 최소한 22 비트가 있어야 한다. 그러나, 32개의 제너럴 퍼포스 레지스터들(GPR) 중 10개 이상을 다른 용도에 사용하고자 한다면, 메모리 장치(21)의 테스트 동작은 수행될 수 없다. 물론, 제너럴 퍼포스 레지스터(GPR)의 수를 요구되는 만큼 증가시키면 상기한 바와 같은 문제점은 해결될 수 있다. 그러나, 램 장치의 테스트를 위해 전체적인 구조를 변화시키는 것은 해결 방법이 되지 못한다.
따라서 본 발명의 목적은 많은 수의 스페어 워드 라인을 가지는 램 장치를 테스트하는 테스트 시스템 및 테스트 방법을 제공하는 것이다.
도 1은 일반적인 램 장치를 테스트하는 칩 테스트 회로의 블록도;
도 2는 종래의 기술에 따른 도 1의 램 장치 및 칩 테스트 회로를 보여주는 블록도;
도 3은 일반적인 램 장치의 구조를 보여주는 블록도;
도 4는 본 발명에 따른 램 장치 및 테스트 회로를 보여주는 블록도 및;
도 5는 본 발명에 따른 램 장치의 테스트 방법을 보여주는 블록도이다.
*도면의 주요 부분에 대한 부호 설명
100 : 칩 테스트 회로 200 : 램 장치
210 : 메모리 장치 220 : 조인트 테스트 억세스 그룹
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 복수 개의 메모리 셀들의 어레이를 가지며, 리페어 가능한 램 장치를 테스트하는 테스트 시스템은 테스트 동작 동안에, 상기 메모리 셀들을 순차적으로 선택하여 메모리 셀의 페일 여부를 테스트하는 테스트 회로와; 상기 테스트 동작 동안에, 외부로부터의 테스트 모드 신호 및 상기 테스트 결과 신호에 응답해서 선택된 메모리 셀이 페일일 때, 하나의 행 단위나 열 단위의 메모리 셀들의 어드레스들 및 행이나 열의 리페어를 알리는 코드를 저장하는 저장 수단 및; 상기 테스트 동작 동안에, 상기 저장 수단으로부터의 상기 행 단위나 열 단위의 상기 어드레스들 및 상기 코드를 저장하고 그리고 페일된 메모리 셀들에 연결된 워드 라인이나 비트 라인의 리페어를 알리는 칩 테스트 회로를 포함하되, 상기 제 1 저장 수단은 상기 테스트 모드 신호 및 상기 테스트 결과 신호에 응답해서 페일된 메모리 셀의 어드레스의 저장 및 상기 코드의 저장을 알리는 탭 제어 신호를 출력하는 탭 컨트롤러 및, 상기 탭 제어 신호에 응답해서 페일된 메모리 셀의 어드레스들 및 코드를 저장하는 유저 스패시픽 레지스터부를 포함한다.
이 실시예에 있어서, 상기 램 장치는 캐시 메모리 장치이다.
이 실시예에 있어서, 상기 유저 스패시픽 레지스터부는 조인트 테스트 억세스 그룹내의 복수 비트의 유저 스패시픽 레지스터들을 포함한다.
본 발명에 따른 다른 특징에 의하면, 복수 개의 메모리 셀들의 어레이를 가지며, 리페어 가능한 램 장치를 테스트하는 테스트 방법은 상기 메모리 셀들로 소정의 데이터를 기입하고, 그리고 상기 메모리 셀들에 저장된 데이터를 행 단위나 열 단위를 기준으로 순차적으로 독출하여 선택된 메모리 셀의 페일 여부를 테스트하는 단계와; 상기 행 단위나 열 단위 기준의 테스트 결과, 페일된 메모리 셀들의 어드레스들 및 행이나 열의 리페어를 알리는 코드를 조인트 테스트 억세스 그룹내의 유저 스패시픽 레지스터들에 저장하는 단계와; 상기 행 단위나 열 단위의 테스트 동작이 종료된 후, 상기 유저 스패시픽 레지스터들에 저장된 상기 어드레스들 및 상기 코드를 칩 테스트 회로로 공급하는 단계 및; 상기 유저 스패시픽 레지스터들로부터 순차적으로 공급되는 상기 어드레스들 및 상기 코드를 상기 칩 테스트 회로내의 소정의 저장 수단에 저장하고 그리고 페일된 메모리 셀들을 저장된 정보에 따라 스페어 워드 라인들이나 스페어 비트 라인들의 메모리 셀들로 리페어하는 단계를 포함한다.
(작용)
이와 같은 장치 및 방법에 의해서, 적은 수의 레지스터들을 사용하여 많은 수의 스페어 워드 라인들을 가지는 램 장치를 테스트할 수 있다.
(실시예)
이하 본 발명의 실시예에 따른 참조도면 도 3 내지 도 5에 의거하여 상세히 설명한다.
도 4를 참조하면, 본 발명의 신규한 테스트 시스템은 저장 회로(110)를 가지는 칩 테스트 회로(100) 및 메모리 장치(210)와 조인트 테스트 억세스 그룹(220)을 가지는 램 장치(200)를 포함한다. 상기 램 장치(200)의 메모리 장치(210)를 테스트하는 방법의 제 1 단계(S1)에서는 램의 모든 메모리 셀들에 소정의 데이터를 기입하고, 각 메모리 셀들에 저장된 데이터를 순차적으로 독출하여 각 메모리 셀의 페일 여부를 테스트한다. 제 2 단계(S3)에서는 테스트 결과, 페일된 메모리 셀들의 행 어드레스(RADDR) 및 워드 라인(WL)이나 비트 라인(BL)의 리페어를 알리는 소정의 코드(CODE)는 조인트 테스트 억세스 그룹(220)내의 탭 컨트롤러(221)의 제어에 의해 유저 스패시픽 레지스터부(222)에 저장된다.
하나의 워드 라인(WL)이나 비트 라인(BL) 단위의 테스트 동작이 종료되면, 제 3 단계(S5)에서는 상기 유저 스패시픽 레지스터부(222)에 저장된 행 어드레스(RADDR)들 및 코드(CODE)들은 상기 탭 컨트롤러(221)의 제어에 의해 상기 칩 테스트 회로(100)로 공급한다. 제 4 단계(S7)에서는 상기 칩 테스트 회로(100)가 상기 유저 스패시픽 레지스터부(222)로부터의 상기 행 어드레스(RADDR)들 및 코드(CODE)들을 저장 회로(110)에 저장한다. 본 발명에 따른 테스트 시스템은 상기 행 어드레스(RADDR)들 및 코드(CODE)들을 상기 스패시픽 레지스터부(220)에 저장하는 것을 특징으로 한다. 그리고 테스트 방법은 워드 라인이나 비트 라인의 리페어를 알리는 정보를 코드화하여 상기 스패시픽 레지스터부(220)에 저장하는 것을 특징으로 한다. 이로써, 테스트 동작시, 전체 구조의 변경 없이도 많은 수의 스페어 워드 라인을 가지는 램 장치를 테스트할 수 있다.
도 3을 참조하면, 일반적인 램 장치는 메모리 장치(20), 메모리 컨트롤러(30), 조인트 테스트 억세스 그룹(40) 및 주변 회로(50)를 구비한다. 상기 메모리 장치(20)는 일반적으로 메모리 셀 어레이, 행 및 열 디코더, 센스 앰프 등을 구비하며, 상기 메모리 컨트롤러(30)의 제어에 의해 소정의 데이터를 저장하고 그리고 저장된 데이터를 출력한다. 상기 조인트 테스트 억세스 그룹(joint test access group; 이하, JTAG)은 탭 컨트롤러(41), 유저 스패시픽 레지스터(user specific resister; 이하, USR, 42), 출력 회로부(43), 제 1 및 제 2 스켄 체인부들(44, 45)을 구비한다. 일반적으로 상기 JTAG(40)은 온-칩된 회로의 패드(pad)와 핀(pin) 사이의 오픈(open) 및 쇼트(short) 등의 테스트를 수행한다.
상기 탭 컨트롤러(41)는 테스트 동작 동안에, 외부로부터의 테스트 동작을 알리는 테스트 모드 신호(test mode signal; TMS), 테스트 클럭(test clock; TCK)의 제어에 의해 상기 USR(42), 출력 회로부(43) 및 스켄 체인들(44, 45)을 제어하는 탭 제어 신호(TAP)를 출력한다. 상기 USR(42)는 상기 탭 제어 신호(TAP)의 제어에 의해 테스트 결과를 저장한다. 상기 제 1 및 제 2 스켄 체인들(44, 45)은 입력되는 테스트 데이터(test data; TD)를 상기 탭 제어 신호(TAP)의 제어에 의해 순차적으로 쉬프트하면서, 상기 출력 회로부(43)를 통해 외부로 출력한다.
도 4를 참조하면, 본 발명에 따른 테스트 시스템은 칩 테스트 회로(100) 및 램 장치(200)를 포함한다. 상기 칩 테스트 회로(100)는 소정의 정보를 저장하는 저장 회로(100)를 구비한다. 상기 램 장치는 메모리 장치(210) 및 JTAG(220)를 포함한다. 상기 메모리 장치(210)는 복수 개의 워드 라인(WL)들과 비트 라인(BL)들에 연결된 복수 개의 메모리 셀들을 가지는 메모리 셀 어레이와 도시되지는 않았지만, 메모리 셀을 선택하기 위한 행 및 열 디코더들, 센스 앰프 입/출력 버퍼 등을 포함한다. 상기 JTAG(220)은 탭 컨트롤러(210) 및 USR부(222)를 포함한다.
이하, 도 4 및 도 5를 참조하여, 본 발명에 따른 테스트 시스템 및 테스트 방법이 설명된다.
도 4 및 도 5를 참조하면, 상기 램 장치(200)는 메모리 장치(210) 및 조인트 테스트 억세스 그룹(220)을 포함한다. 상기 메모리 장치(210)는 대응되는 복수 개의 워드 라인(WL)들 및 복수 개의 비트 라인(BL)들에 각각 연결되는 복수 개의 메모리 셀들을 가지고 그리고 테스트 동작시, 페일된 메모리 셀들을 리페어하기 위한 임의의 수의 스페어 워드 라인(SWL)들 및 스페어 비트 라인(SBL)들을 포함한다. 상기 조인트 테스트 억세스 그룹(220)은 탭 컨트롤러(221) 및 유저 스패시픽 레지스터부(222)를 포함한다. 상기 탭 컨트롤러(221)는 상기 테스트 동작 동안에, 상기 칩 테스트 회로(100)로부터의 테스트 모드 신호(TMS)에 응답해서 페일된 메모리 셀의 행 어드레스(RADDR) 및 워드 라인이나 비트 라인의 리페어를 알리는 코드(CODE)의 저장을 알리는 탭 제어 신호(TAP)를 출력한다. 상기 유저 스패시픽 레지스터부(222)는 상기 탭 제어 신호(TAP)의 제어에 의해 페일된 메모리 셀들의 행 어드레스들 및 코드(CODE)들을 저장한다.
본 발명에 따른 테스트 방법은 메모리 장치(210)의 메모리 셀 어레이의 모든 셀들에 소정의 데이터(예를 들어, 1)를 기입한 후, 하나의 비트 라인(BL)을 선택하여 상기 비트 라인(BL)에 연결된 각 메모리 셀들에 저장된 데이터를 순차적으로 독출하여, 각 메모리 셀의 페일 여부를 테스트하는 단계(S1), 테스트 결과, 페일된 메모리 셀들의 행 어드레스(RADDR)들 및 워드 라인(WL)이나 비트 라인(BL)의 리페어를 알리는 코드(CODE)들을 상기 JTAG(220)의 USR부(222)에 순차적으로 저장하는 단계(S3), 하나의 비트 라인(BL) 단위의 테스트 동작이 종료되면, 상기 USR부(222)에 저장된 상기 행 어드레스들(RADDR) 및 상기 코드(CODE)들을 상기 칩 테스트 회로(100)의 상기 저장 회로(110)로 순차적으로 공급하는 단계(S5) 및 최종의 비트 라인(BL)에 연결된 메모리 셀들의 테스트 동작이 종료된 후, 상기 칩 테스트 회로(100)내의 상기 저장 회로(110)에 저장된 행 어드레스(RADDR)들 및 코드(CODE)들에 따라 페일된 메모리 셀들을 스페어 워드 라인(SWL)이나 스페어 비트 라인(SBL)에 연결된 메모리 셀들로 리페어하는 단계(S7)를 포함한다.
우선, 상기 메모리 셀 어레이에는 64 개의 워드 라인들(WL0, WL1, ..., WL62, WL63)과 64 개의 비트 라인들(BL0, BL1, ..., BL62, BL63) 및 상기 워드 라인들(WL0, WL1, ..., WL62, WL63)과 상기 비트 라인들(BL0, BL1, ..., BL62, BL63)에 각각 연결된 4096 개의 메모리 셀들이 있고 그리고 페일된 메모리 셀들을 리페어하기 위한 3 개의 스페어 워드 라인들(SWL0, SWL1, SWL2)과 2 개의 스페어 비트 라인들(SBL0, SBL1)이 있다고 가정하자.
상기 단계(S1)에서는, 상기 칩 테스트 회로(100)가 상기 램 장치의 메모리 장치(210)의 테스트 동작을 알리는 테스트 모드 신호(TMS)를 상기 JTAG(220)의 탭 컨트롤러(221)로 공급한다. 상기 탭 컨트롤러(221)는 상기 테스트 모드 신호(TMS)에 응답해서 탭 제어 신호(TAP)를 도 3의 메모리 컨트롤러(30) 및 상기 USR부(222)로 공급한다. 상기 메모리 컨트롤러(30)는 상기 메모리 장치(210)의 메모리 셀 어레이의 모든 메모리 셀들에 소정의 데이터(예를 들어, 1)를 기입한다. 상기 메모리 셀 어레이의 모든 메모리 셀들에 데이터(1)가 기입되면, 상기 메모리 컨트롤러(30)는 상기 메모리 셀 어레이의 각 메모리 셀들의 페일 여부를 테스트한다.
상기 각 메모리 셀들의 페일 여부를 테스트하는 테스트 동작이 시작되면, 상기 메모리 컨트롤러(30)는 상기 메모리 셀 어레이의 임의의 비트 라인을 선택하고 그리고 선택된 비트 라인에 연결된 모든 셀들을 순차적으로 테스트한다. 예를 들어, 상기 메모리 컨트롤러(30)가 비트 라인(BL0)을 선택하고, 워드 라인(WL0)에 연결된 메모리 셀(MC00)부터 테스트 동작을 수행한다고 가정하면, 상기 메모리 컨트롤러(30)는 상기 워드 라인(WL0)에 연결된 메모리 셀(MC00)의 테스트 동작이 종료된 후, 다음 워드 라인(WL1)에 대응되는 행 어드레스(RADDR1)를 상기 메모리 장치(210)로 공급한다. 이러한 방식으로, 하나의 메모리 셀의 테스트 동작이 종료되면, 다음 행 어드레스(RADDR)에 대응되는 메모리 셀의 테스트 동작이 수행된다.
상기 테스트 동작이 수행되는 동안에, 페일된 메모리 셀이 발생되면, 상기 메모리 컨트롤러(30)는 페일된 메모리 셀이 발생됐다는 정보를 상기 탭 컨트롤러(221)로 공급하고 그리고 페일된 메모리 셀의 행 어드레스(RADDR)를 상기 USR부(222)로 공급한다. 예를 들어, 상기 비트 라인(BL0)에 연결된 메모리 셀들의 테스트 동작 동안에, 워드 라인(WL1)에 연결된 메모리 셀(MC01)이 페일된 메모리 셀이라고 판정되면, 상기 마이크로 컨트롤러(30)는 페일된 메모리 셀이 발생됐다는 3 비트의 코드(001)를 상기 탭 컨트롤러(40)로 공급하고 그리고 상기 코드(001) 및 상기 워드 라인(WL1)에 대응되는 행 어드레스(RADDR1)를 상기 USR부(222)로 공급한다.
페일된 메모리 셀이 발생되면, 상기 단계(S2)에서, 상기 USR부(222)의 USR들(ROW1)은 상기 탭 컨트롤러(221)로부터의 탭 제어 신호(TAP)의 제어에 의해 상기 행 어드레스(RADDR1)를 저장하고 그리고 USR들(C0, C1, C2)은 상기 코드(001)를 저장한다. 상기 행 어드레스(RADDR1) 및 상기 코드(001)가 상기 USR부(222)에 저장되면, 상기 메모리 컨트롤러(30)는 다음 행 어드레스(RADDR2)에 대응되는 워드 라인(WL2)에 연결된 메모리 셀을 시작으로 순차적으로 테스트 동작을 수행한다. 상기 테스트 동작 동안에, 워드 라인(WL4)에 연결된 메모리 셀(MC04)이 페일된 메모리 셀이라고 판정되면, 상기 메모리 컨트롤러(30)는 페일된 메모리 셀이 발생됐다는 다음 코드(010)를 상기 탭 컨트롤러(221)로 공급하고 그리고 상기 코드(010) 및 상기 워드 라인(WL4)에 대응되는 행 어드레스(RADDR4)를 상기 USR부(222)로 공급한다.
상기 USR부(222)의 USR들(ROW2)은 상기 탭 제어 신호(TAP)의 제어에 의해 상기 메모리 컨트롤러(30)로부터의 상기 행 어드레스(RADDR4)를 저장하고 그리고 상기 USR들(C0, C1, C2)은 상기 코드(010)를 저장한다. 상기 행 어드레스(RADDR4) 및 상기 코드(010)가 상기 USR부(222)에 저장되면, 상기 메모리 컨트롤러(30)는 다음 행 어드레스(RADDR5)에 대응되는 워드 라인(WL5)에 연결된 메모리 셀을 시작으로 순차적으로 테스트 동작을 수행한다. 상기 테스트 동작 동안에, 워드 라인(WL9)에 연결된 메모리 셀(MC09)이 페일된 메모리 셀이라고 판정되면, 상기 메모리 컨트롤러(30)는 페일된 메모리 셀이 발생됐다는 다음 코드(011)를 상기 탭 컨트롤러(221)로 공급하고 그리고 상기 코드(011) 및 상기 워드 라인(WL9)에 대응되는 행 어드레스(RADDR9)를 도 3의 테스트 출력 단자(TDO)를 통해 상기 USR부(222)로 공급한다.
상기 USR부(222)의 USR들(ROW3)은 상기 탭 제어 신호(TAP)의 제어에 의해 상기 메모리 컨트롤러(30)로부터의 상기 행 어드레스(RADDR9)를 저장하고 그리고 상기 USR들(C0, C1, C2)은 상기 코드(011)를 저장한다. 상기 행 어드레스(RADDR9) 및 상기 코드(011)가 상기 USR부(222)에 저장되면, 상기 메모리 컨트롤러(30)는 다음 행 어드레스(RADDR10)에 대응되는 워드 라인(WL10)에 연결된 메모리 셀을 시작으로 순차적으로 테스트 동작을 수행한다. 만약, 상기 비트 라인(BL0)의 테스트 동작 동안에, 다시 페일된 메모리 셀이 발생되면 즉, 페일된 메모리 셀들의 수가 리페어될 스페어 워드 라인(SWL)의 수를 초과하면, 상기 메모리 컨트롤러(30)는 스페어 워드 라인(SWL) 대신에 스페어 비트 라인(SBL)으로 리페할 것을 알리는 코드(111)를 상기 USR부(222)의 상기 USR들(C0, C1, C2)로 공급하고 그리고 상기 비트 라인(BL0)에 연결된 메모리 셀들의 테스트를 종료한다.
하나의 비트 라인(BL) 즉, 상기 비트 라인(BL0)의 테스트 동작이 종료되면, 상기 단계(S5)에서, 상기 USR부(222)는 상기 탭 컨트롤러(221)로부터의 상기 탭 제어 신호(TAP)의 제어에 의해 3 개의 메모리 셀들이 페일된 경우에는 저장된 행 어드레스들(RADDR1, RADDR4, RADDR9) 및 코드(011)를 상기 칩 테스트 회로(100)로 공급한다. 그리고 3 개 이상의 메모리 셀들이 페일된 경우에는 스페어 비트 라인(SBL)의 리페어를 알리는 상기 코드(111)를 상기 칩 테스트 회로(100)로 전달한다. 이때, 상기 칩 테스트 회로(100)는 상기 USR부(222)로부터의 상기 행 어드레스들(RADDR) 및 코드(CODE)를 상기 저장 회로(110)에 순차적으로 저장한다.
다시 페일된 메모리 셀이 발생되지 않아서, 상기 비트 라인(BL0)에 연결된 메모리 셀들 중 최종 워드 라인(WL63)에 연결된 메모리 셀의 테스트 동작이 종료되거나, 상기한 바와 같이 페일된 메모리 셀들을 스페어 비트 라인(SBL)으로 리페어할 경우로 인해 상기 비트 라인(BL0)의 테스트 동작이 종료되면, 상기 메모리 컨트롤러(30)는 나머지 비트 라인(BL)들에 연결된 메모리 셀들을 상기 비트 라인(BL0)과 동일한 방법으로 순차적으로 테스트한다. 만약에, 상기 메모리 셀 어레이의 최종 비트 라인(BL63)의 테스트 동작이 종료되는 도중에, 리페어될 워드 라인(WL)이나 비트 라인(BL)의 수가 정해진 스페어 워드 라인(SWL)이나 스페어 비트 라인(SBL)의 수를 초과하면, 상기 램 장치는 페일로 처리된다.
최종의 비트 라인(BL)에 연결된 메모리 셀들의 테스트 동작이 종료된 후, 상기 단계(S7)에서는, 상기 칩 테스트 회로(100)내의 상기 저장 회로(110)에 저장된 행 어드레스(RADDR)들 및 코드(CODE)들에 따라 페일된 메모리 셀들을 스페어 워드 라인(SWL)이나 스페어 비트 라인(SBL)에 연결된 메모리 셀들로 리페어한다.
본 발명에 따른 테스트 방법은 상기 JTAG의 USR부(222)를 이용하여 페일된 메모리 셀의 행 어드레스(RADDR) 및 코드(CODE)를 저장하여, 소정의 수(예를 들어, 3 개) 이상의 스페어 워드 라인을 구비하는 램 장치를 효율적으로 테스트하는 것을 특징으로 한다. 아래의[표 2]는 상기 코드(C0, C1, C2) 구성의 일 예를 보여준다.
[표 2]
(C0, C1, C2) 코드의 내용
000 Nothing
001 Row1 Valid bit
010 Row2 Valid bit
011 Row3 Valid bit
100 Nothing
101 Nothing
110 Nothing
111 Column Repair
위의[표 2]를 살펴보면, 상기 코드들(C0, C1, C2)은 각 비트 라인(BL)에 연결된 메모리 셀들을 어떻게 리페어할 것인가를 보여준다. 코드(001)는 제 1 스페어 워드 라인(SWL1)으로 리페어하는 것을 의미하고, 코드(010)는 제 2 스페어 워드 라인(SWL2)으로 리페어하는 것을 의미하고, 코드(011)는 제 3 스페어 워드 라인(SWL3)으로 리페어하는 것을 의미하고 그리고 코드(111)는 스페어 비트 라인(SBL)으로 리페어하는 것을 의미한다. 아래의[표 3]은 상기 메모리 장치(21)의 스페어 워드 라인(SWL)의 수가 많아질수록 증가되는 제너럴 퍼포스 레지스터들(V1, V2, V3, MC)의 비트 수와 본 발명의 테스트 방법에 따른 JTAG의 USR(C0, C1, C2)의 수를 보여준다.
[표 3]
N 종래기술 본 발명 N 종래기술 본 발명
2 3 2 8 9 4
3 4 3 9 10 4
4 5 3 10 11 4
5 6 3 11 12 4
6 7 3 12 13 4
7 8 4 13 14 4
여기서, [표 3]의 N은 스페어 워드 라인(SWL)의 수를 나타낸다. 예를 들어, 램 장치(10) 내부에 32 비트의 제너럴 퍼포스 레지스터(GPR)가 있고 그리고 도 2와 같이, 3 개의 스페어 워드 라인(SWL)과 2 개의 스페어 비트 라인(SBL)이 있다고 가정하면, 메모리 장치(21)의 테스트를 위한 제너럴 퍼포스 레지스터(GPR)의 수는 최소한 22 비트가 있어야 한다. 그에 비해 본 발명에 따른 테스트 시스템의 USR부(222)는 20 비트의 레지스터가 필요로 된다. 종래의 기술과 본 발명의 이러한 차이는 스페어 워드 라인(SWL)의 수가 증가될수록 더욱 커진다.
상기한 바와 같이, 본 발명에 따른 테스트 시스템 및 테스트 방법은 많은 수(예를 들어, 3 개 이상)의 스페어 워드 라인(SWL)을 가지는 램 장치의 테스트 동작 동안에, 종래의 GPR를 이용하여 페일된 메모리 셀의 정보를 저장하는 테스트 시스템 및 테스트 방법보다 적은 수의 레지스터를 이용하여 효과적인 테스트 동작을 수행할 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 다양한 변화 및 변경이 가능함은 물론이다.
상기한 바와 같이, 페일된 메모리 셀의 정보를 코드화함으로써, 적은 수의 레지스터들을 이용하여 많은 수의 스페어 워드 라인들을 가지는 램 장치를 효과적으로 테스트할 수 있다.

Claims (4)

  1. 복수 개의 메모리 셀들의 어레이를 가지며, 리페어 가능한 램 장치를 테스트하는 테스트 시스템에 있어서:
    테스트 동작 동안에, 상기 메모리 셀들을 순차적으로 선택하여 메모리 셀의 페일 여부를 테스트하는 테스트 회로와;
    상기 테스트 동작 동안에, 외부로부터의 테스트 모드 신호 및 상기 테스트 결과 신호에 응답해서 선택된 메모리 셀이 페일일 때, 하나의 행 단위나 열 단위의 메모리 셀들의 어드레스들 및 행이나 열의 리페어를 알리는 코드를 저장하는 저장 수단 및;
    상기 테스트 동작 동안에, 상기 저장 수단으로부터의 상기 행 단위나 열 단위의 상기 어드레스들 및 상기 코드를 저장하고 그리고 페일된 메모리 셀들에 연결된 워드 라인이나 비트 라인의 리페어를 알리는 칩 테스트 회로를 포함하되,
    상기 제 1 저장 수단은,
    상기 테스트 모드 신호 및 상기 테스트 결과 신호에 응답해서 페일된 메모리 셀의 어드레스의 저장 및 상기 코드의 저장을 알리는 탭 제어 신호를 출력하는 탭 컨트롤러 및,
    상기 탭 제어 신호에 응답해서 페일된 메모리 셀의 어드레스들 및 코드를 저장하는 유저 스패시픽 레지스터부를 포함하는 것을 특징으로 하는 테스트 시스템.
  2. 제 1 항에 있어서,
    상기 램 장치는 캐시 메모리 장치인 것을 특징으로 하는 테스트 시스템
  3. 제 1 항에 있어서,
    상기 유저 스패시픽 레지스터부는 조인트 테스트 억세스 그룹내의 복수 비트의 유저 스패시픽 레지스터들을 포함하는 것을 특징으로 하는 테스트 시스템.
  4. 복수 개의 메모리 셀들의 어레이를 가지며, 리페어 가능한 램 장치를 테스트하는 테스트 방법에 있어서:
    상기 메모리 셀들로 소정의 데이터를 기입하고, 그리고 상기 메모리 셀들에 저장된 데이터를 행 단위나 열 단위를 기준으로 순차적으로 독출하여 선택된 메모리 셀의 페일 여부를 테스트하는 단계와;
    상기 행 단위나 열 단위 기준의 테스트 결과, 페일된 메모리 셀들의 어드레스들 및 행이나 열의 리페어를 알리는 코드를 조인트 테스트 억세스 그룹내의 유저 스패시픽 레지스터들에 저장하는 단계와;
    상기 행 단위나 열 단위의 테스트 동작이 종료된 후, 상기 유저 스패시픽 레지스터들에 저장된 상기 어드레스들 및 상기 코드를 칩 테스트 회로로 공급하는 단계 및;
    상기 유저 스패시픽 레지스터들로부터 순차적으로 공급되는 상기 어드레스들 및 상기 코드를 상기 칩 테스트 회로내의 소정의 저장 수단에 저장하고 그리고 페일된 메모리 셀들을 저장된 정보에 따라 스페어 워드 라인들이나 스페어 비트 라인들의 메모리 셀들로 리페어하는 단계를 포함하는 것을 특징으로 하는 테스트 방법.
KR1019980053414A 1998-12-07 1998-12-07 리페어 가능한 램을 테스트하는 테스트 시스템 및 그의 테스트방법 KR20000038417A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980053414A KR20000038417A (ko) 1998-12-07 1998-12-07 리페어 가능한 램을 테스트하는 테스트 시스템 및 그의 테스트방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980053414A KR20000038417A (ko) 1998-12-07 1998-12-07 리페어 가능한 램을 테스트하는 테스트 시스템 및 그의 테스트방법

Publications (1)

Publication Number Publication Date
KR20000038417A true KR20000038417A (ko) 2000-07-05

Family

ID=19561620

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980053414A KR20000038417A (ko) 1998-12-07 1998-12-07 리페어 가능한 램을 테스트하는 테스트 시스템 및 그의 테스트방법

Country Status (1)

Country Link
KR (1) KR20000038417A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100429237B1 (ko) * 2002-02-21 2004-04-29 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치의 리페어 방법 및 회로
KR100755021B1 (ko) * 2002-03-22 2007-09-06 인피니언 테크놀로지스 아게 메모리 모듈의 전자적 테스트 방법
WO2008131347A1 (en) * 2007-04-23 2008-10-30 Micron Technology, Inc. Jtag controlled self-repair after packaging

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100429237B1 (ko) * 2002-02-21 2004-04-29 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치의 리페어 방법 및 회로
KR100755021B1 (ko) * 2002-03-22 2007-09-06 인피니언 테크놀로지스 아게 메모리 모듈의 전자적 테스트 방법
WO2008131347A1 (en) * 2007-04-23 2008-10-30 Micron Technology, Inc. Jtag controlled self-repair after packaging
US7721163B2 (en) 2007-04-23 2010-05-18 Micron Technology, Inc. JTAG controlled self-repair after packaging
US7831870B2 (en) 2007-04-23 2010-11-09 Micron Technology, Inc. JTAG controlled self-repair after packaging
US8122304B2 (en) 2007-04-23 2012-02-21 Micron Technology, Inc. JTAG controlled self-repair after packaging
US8230274B2 (en) 2007-04-23 2012-07-24 Micron Technology, Inc. JTAG controlled self-repair after packaging

Similar Documents

Publication Publication Date Title
KR100542470B1 (ko) 멀티뱅크메모리소자를위한뱅크인터로크설계와관련테스트모드수행을위한장치및방법
US7155637B2 (en) Method and apparatus for testing embedded memory on devices with multiple processor cores
KR0170271B1 (ko) 리던던트셀 테스트 제어회로를 구비하는 반도체 메모리장치
CN113330519A (zh) 用于软封装后修复的设备和方法
GB2129585A (en) Memory system including a faulty rom array
GB2235073A (en) Semiconductor memory device with test circuit
JP2004515031A (ja) メモリ記憶アレイの組込自己修復のための方法および装置
JP2007538352A (ja) メモリセルの修復
US6269030B1 (en) Semiconductor memory device
CN112634960A (zh) 存储器及其寻址方法
US7020033B2 (en) Semiconductor memory apparatus and self-repair method
US7016242B2 (en) Semiconductor memory apparatus and self-repair method
US20220277800A1 (en) Memory system with redundant operation
US7552368B2 (en) Systems and methods for simultaneously testing semiconductor memory devices
US6366508B1 (en) Integrated circuit memory having column redundancy with no timing penalty
US6940767B2 (en) Semiconductor memory device having a plurality of signal lines for writing and reading data
US6339554B1 (en) Semiconductor memory device with replacement programming circuit
US6915467B2 (en) System and method for testing a column redundancy of an integrated circuit memory
US6735106B2 (en) Accelerated fatigue testing
KR20000038417A (ko) 리페어 가능한 램을 테스트하는 테스트 시스템 및 그의 테스트방법
US5740179A (en) Method and apparatus for a design for test, parallel block write operation
US6621751B1 (en) Method and apparatus for programming row redundancy fuses so decoding matches internal pattern of a memory array
CN210606641U (zh) 存储器
JPH0935497A (ja) 半導体記憶装置及びその試験方法
KR100491273B1 (ko) 테스트장치및이를포함한랜덤액세스메모리장치

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination