KR20000035053A - 칩 성능 평가용 발진기 회로, 아이씨 칩 테스트 장치 및 그 방법 - Google Patents

Abstract

본 발명은, 출력이 일반적으로 IC 칩의 성능 수준에 대응하는 단일 I/O 노드를 갖는 칩 내장형 발진기 회로에 관한 것이다. 이 단일 I/O 노드는 칩 성능을 평가를 위한 용이한 액세스와 테스트 포인트를 제공한다. I/O 노드는 발진기 회로에 결합되며 그의 발진 출력 신호를 구동시키며 모니터링하는 데에 사용된다. 단일 I/O 노드는 패키징된 후 혹은 현장에서 웨이퍼 레벨로 액세스될 수 있다.

Description

칩 성능 평가용 발진기 회로, 아이씨 칩 테스트 장치 및 그 방법{SINGLE PIN PERFORMANCE SCREEN RING OSCILLATOR WITH FREQUENCY DIVISION}

본 발명은 집적 회로(IC) 칩과 그의 성능을 평가하는 장치 및 방법에 관한 것이다. 보다 구체적으로, 본 발명은 IC 칩에 내장된 링 발진기 회로를 제공한다. 이 회로는 IC 칩의 성능 수준(level)을 평가하기 위하여 회로를 구동시켜 모니터링하는 데에 사용하는 단일 입출력(I/O)을 갖는다.

종래 기술에 관련된 회로 설계에서는 회로의 구동과 모니터링을 위하여 두 개의 핀을 필요로 하였다.

본 발명은 IC의 성능을 평가하는 장치와 방법에 관한 것이다. 본 발명은 제조나 프로세스의 변동으로 인해 IC의 성능이 사양에 맞지 않게 벗어났는지를 판단하는 이점이 있다. 본 발명은 출력이 일반적으로 IC 칩의 성능 수준에 대응하는 칩 내장형 단일 I/O 발진기 회로를 제공함으로써 칩 성능 평가를 위한 용이한 액세스와 테스트 방법을 제공한다. 단일 I/O 포인트(point)는 회로에 결합시키며 그 회로를 구동시키며 그 회로의 발진 출력 신호를 모니터링하는 데에 사용한다. 단일 I/O 포인트는 (예를 들어, 모듈 상의 I/O 핀을 통해) 팩키징한 후, 혹은 현장에서, 혹은 제조와 최종 사용 사이의 어느 시점에서든 웨이퍼 레벨로 액세스될 수 있다.

본 발명의 목적은, 고조파에 영향을 받지 않고 부하에 관계없이 발진되며, 단일한 핀을 통하여 구동되고 모니터링되는 선별(screening) 장치를 제공함으로써 IC 제품을 성능에 기초하여 선별하는 것이다.

도 1 및 도 2는 종래의 발진기 회로를 도시한 도면,

도 3은 본 발명의 발진기 회로를 도시한 도면,

도 4 및 도 5는 본 발명의 다른 실시예에 따른 발진기 회로를 도시한 도면,

도 6은 본 발명의 발진기 지연단과 그의 출력 패드로부터의 파형을 도시한 도면.

도면의 주요 부분에 대한 부호의 설명

302 : 저항 305 : NAND 게이트

306 : 지연부 307 : 제산기

308 : 인버터 309 : 패드

310 : PFET 312 : 전원

본 발명의 그 밖의 특징 및 이점은 첨부한 도면과 관련하여 기술될 다음의 바람직한 실시예의 상세한 설명으로부터 명백해 질 것이다.

도 1에는, 제산기를 가지며 핀(pin)이 2개인 소단수(small stage-count) 발진기가 도시되어 있다. 이와 같은 소단수 설계를 통해서 발진기에서의 고조파 문제를 극복할 수는 있지만, 소단수는 출력 주파수를 증가시키므로 모니터링 목적으로 사용하기에 곤란할 수 있다. 이 때문에, 제산기가 출력 주파수를 줄일 목적으로 도입되었다. 도 2를 참조하면, 제산기가 없고 핀이 하나인 고단수 발진기가 도시되어 있다. 여기서, 인버터 체인은 출력 주파수를 줄일 목적으로 많은 수의 인버터를 포함한다. 하지만, 인버터가 많아지면, 루프(loop) 내에서 바람직하지 않은 고조파가 발생할 수 있다. 더구나, 크리티컬 경로(critical path)에 출력 패드가 위치하고 있어, 출력단의 부하가 발진 주파수에 영향을 미칠 수 있게 된다. 그러므로, 본 발명은 구동과 측정을 위해 하나의 핀을 갖는 발진기의 이점, 즉, 지연부를 소단수화함으로써 고조파가 없고, 제산기를 추가함으로써 제공되며 지연 경로가 부하를 포함하지 않으므로 부하의 함수가 아닌 저주파수 등의 이점을 제공하는 것으로 이해될 수 있다.

도 3은 본 발명에 따른 회로를 도시한 것으로, 출력 주파수가 일반적으로 IC 칩의 성능 수준에 대응하여 칩 성능 평가를 위한 용이한 액세스와 테스트 방법을 제공할 수 있는 단일 I/O 발진가가 칩 상에 제공되어 있다. I/O 포인트(309)는 회로에 결합시키며 그 회로를 구동시키며 그 회로의 발진 출력 신호를 모니터링하는데 사용한다. 동작중에, 비접촉된 패드(309)는 발진기 회로(301)의 전원(312)에 의해 하이 상태를 유지하는데, 이로 인해 패드(309)에서의 발진이 억제된다. 패드(309)에 인가된 구동 신호는 접지된 풀다운 저항(pull-down resistor)(313)을 경유하여 패드(309)에 접촉하는 것을 수반한다. 패드(309)의 전압이 적정선까지 낮아지면, 발진기 회로는 발진하기 시작한다. 도 6에서 포인트(6)는 패드(309)에 탐촉자 접촉(probe contact)이 되었을 때의 패드(309)의 전압을 나타낸다. 패드(309)의 전압은 탐촉자 접촉부터 포인트 D에 이르기 까지 하강하기 시작하며, 이 이후부터 패드(309)에서 발진 주파수(62)를 검출할 수 있다.

보다 구체적으로 설명하면, 이러한 동작은 다음과 같이 발생한다. 접지된 저항(313)과 내부 저항(310, 302)으로 인한 분압에 의해서 패드(309)의 전압이 낮아지도록, 즉, 전원 전압 V_dd의 약 1/2 또는 V_dd보다는 접지에 가까운 상태로 되도록, 접지된 저항(313)은 충분한 저항을 갖는 패드(309)에 결합된다. 저항의 예로서, 소자(310)와 저항(302)이 조합된 저항의 경우는 약 60 오옴 이상일 수 있고, 탐촉자의 저항(313)의 저항은 10 오옴 정도일 수 있는데, 이들 값은 모두 전원 전압과 출력 패드에서 요구되는 진폭에 따라 좌우된다. 저항(302)의 저항은 소자(310)의 저항과 조합되어, 패드(309)에 전압 신호가 너무 높게 공급되어 발진기가 동작 불능 상태로 되지 않도록 분압기 네트워크를 제공한다. 그러나, 이 발진기 회로는 저항(302)의 부재를 보상함으로써 트랜지스터(310)의 사이즈를 적절히 줄여충분히 동작가능하게 제작할 수 있다. 패드(309)가 로우 상태로 되면, PFET(304)는 턴온되어 노드 B의 전압이 상승한다. 그 다음, NAND 게이트(305)가 턴온되면 (NAND 게이트(305)와 지연부(306)가 조합된) 링 발진기 전체가 턴온된다. 지연부(306)는 짝수개의 지연단으로 이루어지며, 제산 회로(307)와 인버터(308)를 차례로 통과한다. 발진 주파수는 제산 회로(307)에 의하여 분주된다. 인버터(308)는 PFET(310)를 구동시켜, 그에 따라 패드(309)는 도통 전류를 조정함으로써 접지와 대략 1/2의 Vdd 사이에서 발진하게 된다. 일단 인에이블되면, 발진 주기는 패드(309)에서의 전압 스윙과는 무관하다. 패드(309)에 인가된 신호의 진폭은 소자(303, 304)에 의해 형성된 인버터의 임계값에 도달하지 않도록, 즉, 인버터의 입력단 논리 제로가 계속하여 입력되도록 충분히 낮은 상태로 지속된다. 이것은 NFET(303)를 조절할 목적으로 PFET(304)의 사이즈를 선택함으로써 구현된다. 본 발명의 회로가 2.5 V 기술(전원)로 구현되면, 인버터의 설계는 그의 입력(과 외부 저항(313) 양단)에 나타나는 1.2 V의 신호를 서슴없이 무시할 수 있다. 지연부(306)는 반전단이나 버퍼를 포함할 수도 있다.

도 6을 참조하면, 요소(61)는 도 3의 노드 A 에서 발진기 회로의 내부 발생 주파수를 나타낸다. 본 발명은 이와 같이 정상 상태로는 잘 알려져 있지 않은 동작 주파수를 결정하는 것에 관한 것으로, 이 동작 주파수는 실헙 회로를 도 3의 패드(309)에 결합시키고, 그로부터 출력(62)을 얻고, 제산기(307)의 기지 주파수 제산 비율과 같은 발진기 회로의 기지 파라미터에 기초하여, 주파수 파형(61)의 특성을 외삽함으로써 결정된다.

전형적으로, 허용가능한 IC 성능 윈도우는 검출된 주파수가 반드시 이내에 있어야 하는 소정의 주파수 범위를 가진다. 현재 설정한 검출 회로를 내장한 IC 칩의 성능은 허용가능한 IC 성능 윈도우, 기지 제산 비율, 지연단(306)에서 지연단의 개수에 기초하여 쉽게 결정할 수 있다.

도 4 및 도 5는, 풀다운 구동 방법과 풀업(pull-up) 구동 방법을 설명하는 도면이다. 도 5는, 도 3에는 도시한 인버터(308)를 내장한 제산기(508)와 도 3에서 하나의 PFET와 하나의 저항로 간소화된 PFET와 저항의 그룹(503)을 도시한다. 다이오드(502)는 인버터의 ESD 보호를 개선하기 위해 패드에 추가된다. 도 4를 참조하면, 도 5의 PFET는 NFET(401)로 대체되며, 패드에서의 풀업(패드와 Vdd 사이의 저항(402))은 발진기를 구동시키는데 사용되며, NAND 게이트는 NOR 게이트(404)로 대체된다. 이러한 실시예에서, 접촉이 안된 패드는 접지에 결합된 NFET(401)에 의해 낮은 전압에서 유지된다. 이 실시예에서 인버터(411)는 NFET 주도적이다.

상기 설명에 내포되거나 첨부 도면에 도시한 사항은 설명의 목적상 기술한 것으로 한정적인 문장으로 해석하여서는 안된다. 본 명세서에서 설명한 본 발명의 범주를 벗어나지 않는 한, 상기한 구조와 방법은 다양하게 변경할 수 있음을 이해하여야 한다. 그러므로, 당업자라면, 특허 청구 범위에서 정의한 바와 같은 본 발명의 범주나 사상을 벗어나지 않는 한, 본 발명을 다양하게 변경하고 대체할 수 있음은 자명할 것이다. 따라서, 본 발명의 보호 범위는 다음의 특허 청구 범위와 그의 등가물에 의해서만 제한된다.

따라서, 본 발명에 따르면, 고조파를 발생하지 않고 부하에 관계없이 발진하며, 단일한 핀을 사용하여 구동되고 모니터링되는 모니터링 장치를 제공함으로써 IC 제품을 성능에 기초하여 결정할 수 있다.

Claims (5)

1. 칩에 내장되어 상기 칩의 성능을 평가하는 발진기 회로에 있어서,

   모니터링 소자에 결합시키며, 구동 신호를 수신하고, 상기 구동 신호에 응답하여 상기 칩의 성능 수준을 나타내는 주파수를 갖는 발진 신호를 출력하는 단 하나의 I/O 포인트를 포함하는

   칩 성능 평가용 발진기 회로.
2. 제 1 항에 있어서,

   상기 발진기 회로는, 상기 I/O 포인트에 가해지는 부하와는 관계없이 상기 발진기 회로를 상기 I/O 포인트로부터 분리하여 발진 주파수를 유지하는 수단을 더 포함하는

   칩 성능 평가용 발진기 회로.
3. IC 칩 테스트 시스템에 있어서,

   IC 칩과,

   상기 IC 칩에 내장되며, 단 하나의 I/O 노드를 갖는 발진기 회로와,

   상기 하나의 I/O 노드에 결합되어, 상기 발진기 회로를 구동시켜, 상기 발진기 회로로부터 상기 하나의 I/O 노드를 통해 발진 신호를 수신하는 모니터링 회로를 포함하는

   IC 칩 테스트 시스템.
4. 제 3 항에 있어서,

   상기 모니터링 회로에 의하여 상기 하나의 I/O 노드 상에 유도된 영향과는 관계없이, 상기 발진기 회로의 내부 동작 주파수를 유지하는 회로 배치를 더 포함하는

   IC 칩 테스트 시스템.
5. IC 칩 테스트 방법에 있어서,

   상기 IC 칩 상에 발진기 회로를 제공하는 단계와,

   상기 발진기 회로의 단일 접촉 포인트에 탐촉자를 결합하여, 상기 발진기 회로의 구동을 위해 상기 단일 접촉 포인트 상에 구동 전압을 유도하고, 상기 탐촉자와 상기 단일 접촉 포인트 간의 접촉을 유지하는 단계와,

   상기 단일 접촉 포인트를 통해서만 상기 구동된 발진기 회로의 출력 주파수를 검출하여 측정하는 단계를 포함하는

   IC 칩 테스트 방법.