KR20000033153A - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 비트라인과 워드라인 간의 콘택 저항을 감소시킬 수 있는 반도체 장치의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of reducing the contact resistance between a bit line and a word line.
반도체 장치가 고집적화 및 고속화됨에 따라, 미세 패턴의 형성이 요구되고 있으며 배선의 폭(width) 뿐만 아니라 배선과 배선 사이의 간격(space)도 현저하게 감소하고 있다. 특히, 다이나믹 랜덤 억세스 메모리(dynamic random access memory; DRAM) 장치에 있어서, 비트라인과 워드라인의 폭이 감소하고 콘택 크기가 감소함에 따라 비트라인 및 워드라인의 저항(R)이 점차 증가하고 있으며, 이에 따른 신호 전달 지연(RC 지연), 잡음으로 작용하는 크로스 토크(cross talk), 및 전력 소모와 같은 문제들이 발생하고 있다.As semiconductor devices become more integrated and faster, formation of fine patterns is required, and not only the width of the wiring but also the space between the wiring and the wiring is significantly reduced. In particular, in a dynamic random access memory (DRAM) device, as the width of the bit line and the word line decreases and the contact size decreases, the resistance R of the bit line and the word line increases gradually. Accordingly, problems such as signal propagation delay (RC delay), cross talk acting as noise, and power consumption are occurring.
따라서, 배선 저항을 감소시키기 위하여 구조적 개선, 새로운 물질 개발, 및 그에 따른 양산화에 대한 많은 연구가 진행중이며, 현재는 다결정실리콘층 상에 금속 실리사이드층을 적층한 폴리사이드(polycide) 구조로 비트라인이나 워드라인을 형성하는 공정이 가장 양산화되어 있다. 이러한 실리사이드는 ① 금속과 같은 낮은 저항을 갖고, ② 높은 온도에서 안정된 특성을 보이며, ③ 실리콘층 또는 다결정실리콘층에서의 패턴 형성이 용이하고, ④ 우수한 부착성(good adherence)과 낮은 스트레스와 같은 양호한 물리적 안정성(mechanical stability)을 가지며, ⑤ 최종 금속층과의 반응이 없고, ⑥ 낮은 콘택 저항과 적은 저항 침투성을 가지며, ⑦ 웨이퍼 사용 장비 간의 오염이 없기 때문에 새로운 금속화 물질로서 각광받고 있다.Therefore, many studies have been conducted on structural improvement, new material development, and mass production in order to reduce wiring resistance. Currently, a polycide structure in which a metal silicide layer is laminated on a polysilicon layer is used as a bit line or The process of forming word lines is the most mass produced. These silicides have the same low resistance as metals, exhibit stable properties at high temperatures, facilitate the formation of patterns in silicon or polysilicon layers, and provide good adhesion and low stress. Because of its mechanical stability, ⑤ no reaction with the final metal layer, ⑥ low contact resistance and low resistance penetrability, and ⑦ no contamination between wafer-use equipment, it is emerging as a new metallization material.
DRAM 장치에서는 이러한 폴리사이드 공정을 비트라인에 가장 먼저 적용하였으며, 하프-서브마이크론(half-submicron)급 이상에서는 다결정실리콘으로 형성되는 워드라인의 저항을 감소시키기 위하여 워드라인 하나에 금속 라인 하나를 일대일로 콘택시키는 스트래핑 라인(strapping line)을 형성하였다. 그러나, 하프-서브마이크론급 이하의 DRAM 장치에서는 스트래핑 라인을 형성할 만큼 금속 배선을 작게 형성할 수 없기 때문에, 서브 워드라인 드라이브(sub wordline drive) 구조를 적용하여 워드라인의 저항 증가를 방지하고 있으며, 최근에는 워드라인 자체의 저항을 감소시키기 위하여 워드라인에도 폴리사이드 공정을 적용하고 있다.In a DRAM device, this polyside process is applied first to a bit line, and in a half-submicron class or higher, one metal line is connected to one word line to reduce the resistance of a word line formed of polycrystalline silicon. A strapping line was formed to contact with. However, in a half-submicron or less DRAM device, since the metal wiring cannot be formed small enough to form a strapping line, a sub wordline drive structure is applied to prevent the increase in the resistance of the word line. Recently, in order to reduce the resistance of the word line itself, a polyside process is applied to the word line.
그러나, 고집적 DRAM 장치에 폴리사이드 워드라인을 적용할 경우, 워드라인의 면저항(sheet resistance)은 감소하지만 주변 회로 영역에 형성되는 비트라인과 워드라인 간의 콘택은 그 저항이 오히려 증가하는 문제가 발생한다.However, when the polyside word line is applied to a highly integrated DRAM device, the sheet resistance of the word line decreases, but the contact between the bit line and the word line formed in the peripheral circuit region increases, but the resistance increases. .
도 1은 종래 방법에 의한 폴리사이드 워드라인과 폴리사이드 비트라인 구조를 갖는 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a method of manufacturing a semiconductor device having a polyside word line and a polyside bit line structure by a conventional method.
도 1을 참조하면, 필드 산화막(11)에 의해 활성 영역과 소자분리 영역으로 구분되어진 반도체 기판(10)의 상부에 열산화 공정을 실시하여 게이트 산화막(12)을 형성한 후, 그 상부에 불순물, 예컨대 인(P)이 도핑된 제1 다결정실리콘층(14), 제1 실리사이드층(16) 및 캡핑층(19)을 순차적으로 적층한다. 이어서, 사진식각 공정을 통해 캡핑층(19), 제1 실리사이드층(16) 및 제1 다결정실리콘층(14)을 패터닝하여 폴리사이드 워드라인(18)을 형성한다. 결과물의 전면에 산화물을 증착하여 절연층(20)을 형성한 후, 사진식각 공정을 통해 절연층(20) 및 캡핑층(19)을 식각하여 워드라인(18)의 제1 실리사이드층(16)을 노출시키는 콘택홀(22)을 형성한다.Referring to FIG. 1, a thermal oxidation process is performed on an upper portion of a semiconductor substrate 10 divided into an active region and an isolation region by a field oxide layer 11 to form a gate oxide layer 12, and then an impurity is formed thereon. For example, the first polysilicon layer 14, the first silicide layer 16, and the capping layer 19 doped with phosphorus (P) are sequentially stacked. Subsequently, the capping layer 19, the first silicide layer 16, and the first polysilicon layer 14 are patterned through a photolithography process to form a polyside word line 18. After the oxide is deposited on the entire surface of the resultant to form the insulating layer 20, the insulating layer 20 and the capping layer 19 are etched through the photolithography process to form the first silicide layer 16 of the word line 18. A contact hole 22 exposing the gap is formed.
콘택홀(22)이 형성된 결과물의 상부에 불순물, 예컨대 인(P)이 도핑된 제2 다결정실리콘층(24)을 형성한 후, 제2 다결정실리콘층(24)을 전면 에치백하여 결과물을 평탄화시킨다. 이때, 제2 다결정실리콘층(24)이 소정 두께로 남아있도록 한다. 제2 다결정실리콘층(24)의 상부에 제2 실리사이드층(26)을 형성한 후, 사진식각 공정을 통해 제2 실리사이드층(26) 및 제2 다결정실리콘층(24)을 패터닝하여 콘택홀(22)을 통해 워드라인(18)에 전기적으로 접속되는 폴리사이드 비트라인(28)을 형성한다.After forming the second polysilicon layer 24 doped with impurities, such as phosphorus (P), on the upper part of the resultant formed contact hole 22, the second polycrystalline silicon layer 24 is etched back to planarize the resultant. Let's do it. At this time, the second polysilicon layer 24 is left to a predetermined thickness. After the second silicide layer 26 is formed on the second polysilicon layer 24, the second silicide layer 26 and the second polysilicon layer 24 are patterned through a photolithography process to form a contact hole ( A polyside bit line 28 is formed which is electrically connected to the word line 18 via 22.
상술한 종래 방법에 의하면, 비트라인의 제2 다결정실리콘층(24)을 에치백할 때 절연층(20) 상부에서의 두께를 기준으로 제2 다결정실리콘층(24)을 에치백하므로, 콘택홀(22)의 하부에서 제2 다결정실리콘층(24)이 과도하게 에치백되어 그 두께가 수∼수십 Å 정도로 매우 적게 남아있게 된다. 이 경우, 후속하는 열처리 공정 (예컨대, 800∼1000℃, 질소(N2) 분위기, 30분)에 의해 비트라인의 제2 다결정실리콘층(24)에 도핑되어 있는 불순물, 즉 인(P)들이 외확산(out-diffusion)되어 이웃하는 실리사이드층, 즉 워드라인의 제1 실리사이드층(16)으로 확산될 뿐만 아니라, 심할 경우 워드라인의 제1 다결정실리콘층(14)까지 확산된다. 따라서, 이러한 불순물 재분포 현상으로 인하여 비트라인의 제2 다결정실리콘층(24) 내의 불순물 농도가 급격히 감소하여 제2 다결정실리콘층(24)이 부도체로 작용하게 됨으로써 비트라인(28)과 워드라인(18) 간의 콘택 저항이 증가하는 문제가 발생한다.According to the above-described conventional method, when the second polysilicon layer 24 of the bit line is etched back, the second polysilicon layer 24 is etched back based on the thickness on the insulating layer 20, and thus, the contact hole. In the lower part of (22), the second polysilicon layer 24 is excessively etched back so that the thickness remains very small, such as several to several tens of micrometers. In this case, impurities, i.e., phosphorus (P), doped in the second polycrystalline silicon layer 24 of the bit line by a subsequent heat treatment process (e.g., 800 to 1000 DEG C, nitrogen (N 2 ) atmosphere, 30 minutes) Not only is diffused out-diffusion to the neighboring silicide layer, that is, to the first silicide layer 16 of the word line, but also to the first polycrystalline silicon layer 14 of the word line. Therefore, due to the impurity redistribution phenomenon, the impurity concentration in the second polysilicon layer 24 of the bit line is drastically reduced so that the second polysilicon layer 24 acts as a nonconductor, thereby causing the bit line 28 and the word line ( 18) A problem arises in that the contact resistance of the liver increases.
이러한 문제를 개선하기 위하여 비트라인과 워드라인 간의 콘택을 형성한 후 추가로 이온주입을 실시하는 방법이 사용되기도 하지만, 이 방법에 의하면 메모리 셀 어레이 영역에도 이온주입이 되어 셀의 소자분리 특성이 취약해지는 문제가 발생한다.In order to remedy this problem, a method of additionally implanting an ion after forming a contact between the bit line and the word line is used. However, this method is also implanted into the memory cell array region, so that the device isolation characteristics of the cell are weak. Rejection problem occurs.
따라서, 본 발명의 목적은 비트라인과 워드라인 간의 콘택 저항을 감소시킬 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device capable of reducing the contact resistance between the bit line and the word line.
도 1은 종래 방법에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도.1 is a cross-sectional view for explaining a method for manufacturing a semiconductor device by a conventional method.
도 2 내지 도 4는 본 발명에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들.2 to 4 are cross-sectional views for explaining a method for manufacturing a semiconductor device according to the present invention.
＜도면의 주요 부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>
100 : 반도체 기판 101 : 필드 산화막100 semiconductor substrate 101 field oxide film
102 : 게이트 산화막 104 : 제1 다결정실리콘층102 gate oxide film 104 first polysilicon layer
106 : 제1 실리사이드층 108 : 워드라인106: first silicide layer 108: word line
109 : 캡핑층 110 : 절연층109: capping layer 110: insulating layer
112 : 콘택홀 114 : 제2 다결정실리콘층112: contact hole 114: second polysilicon layer
116 : 제2 실리사이드층 118 : 비트라인116: second silicide layer 118: bit line
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 제1 도전라인을 형성하는 단계; 상기 제1 도전라인이 형성된 결과물의 상부에 절연층을 형성하는 단계; 상기 절연층을 식각하여 상기 제1 도전라인을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 상기 절연층의 상부에 제2 도전라인의 다결정실리콘층을 형성하는 단계; 상기 콘택홀 바닥면에서 제2 도전라인의 다결정실리콘층이 소정 두께 이상의 두께로 남도록 상기 제2 도전라인의 다결정실리콘층을 에치백하는 단계; 및 상기 결과물의 상부에 제2 도전라인의 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.In order to achieve the above object, the present invention, forming a first conductive line on the semiconductor substrate; Forming an insulating layer on top of the resultant product on which the first conductive line is formed; Etching the insulating layer to form a contact hole exposing the first conductive line; Forming a polysilicon layer of a second conductive line on the insulating layer including the contact hole; Etching back the polysilicon layer of the second conductive line so that the polysilicon layer of the second conductive line remains at a thickness greater than or equal to a predetermined thickness on the bottom of the contact hole; And forming a silicide layer of a second conductive line on top of the resultant product.
바람직하게는, 상기 소정 두께는 50Å이다.Preferably, the predetermined thickness is 50 mm 3.
또한, 상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 제1 다결정실리콘층 및 제1 실리사이드층이 적층된 워드라인을 형성하는 단계; 상기 워드라인이 형성된 결과물의 상부에 절연층을 형성하는 단계; 상기 절연층을 식각하여 상기 제1 실리사이드층을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 상기 절연층의 상부에 비트라인의 제2 다결정실리콘층을 형성하는 단계; 상기 콘택홀 바닥면에서 상기 제2 다결정실리콘층이 소정 두꼐 이상의 두께로 남도록 상기 제2 다결정실리콘층을 에치백하는 단계; 및 상기 결과물의 상부에 비트라인의 제2 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.In addition, to achieve the above object, the present invention comprises the steps of forming a word line in which the first polysilicon layer and the first silicide layer is laminated on the semiconductor substrate; Forming an insulating layer on top of the resultant word line formed product; Etching the insulating layer to form a contact hole exposing the first silicide layer; Forming a second polysilicon layer of a bit line on the insulating layer including the contact hole; Etching back the second polysilicon layer so that the second polysilicon layer remains at a thickness of a predetermined thickness or more on a bottom surface of the contact hole; And forming a second silicide layer of a bit line on top of the resultant.
상술한 바와 같이 본 발명에 의하면, 비트라인 다결정실리콘층을 에치백할 때 콘택홀 바닥면을 기준으로 비트라인 다결정실리콘층이 일정량 이상의 두께로 남아있도록 함으로써 비트라인 다결정실리콘층에 도핑되어 있는 불순물의 외확산에 의한 도전성 소멸을 방지할 수 있다. 따라서, 비트라인과 워드라인 간의 콘택 저항을 감소시킬 수 있으며, 이로 인하여 소자 특성 및 수율을 안정화시킬 수 있다.As described above, according to the present invention, when the bit line polysilicon layer is etched back, the bit line polysilicon layer remains at a predetermined amount or more with respect to the bottom of the contact hole, so that the amount of impurities doped in the bit line polysilicon layer is reduced. Electroconductivity disappearance by external diffusion can be prevented. Therefore, the contact resistance between the bit line and the word line can be reduced, thereby stabilizing device characteristics and yield.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2 내지 도 4는 본 발명에 의한 폴리사이드 워드라인과 폴리사이드 비트라인 구조를 갖는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.2 to 4 are cross-sectional views illustrating a method of manufacturing a semiconductor device having a polyside word line and a polyside bit line structure according to the present invention.
도 2는 워드라인(108) 및 절연층(110)을 형성하는 단계를 도시한다. 먼저, 반도체 기판(100)의 상부에 통상의 소자분리 공정에 의해 필드 산화막(101)을 형성함으로써, 상기 기판(100)을 활성 영역과 소자분리 영역으로 구분한다. 열산화 공정을 통해 기판(100)의 상부에 게이트 산화막(102)을 성장시킨 후, 그 상부에 불순물, 예컨대 인(P)이 도핑된 제1 다결정실리콘층(104)을 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 방법에 의해 1000∼1500Å의 두께로 형성한다. 제1 다결정실리콘층(104)의 상부에 텅스텐 실리사이드와 같은 제1 실리사이드층(106)을 저압 화학 기상 증착 방법에 의해 약 1000Å의 두께로 형성한 후, 제1 실리사이드층(106)의 상부에 워드라인 캡핑층(109)으로서, 예컨대 열산화막 또는 플라즈마 화학 기상 증착 방식에 의한 산화막을 형성한다.2 illustrates forming a word line 108 and an insulating layer 110. First, the field oxide film 101 is formed on the semiconductor substrate 100 by a normal device isolation process, thereby separating the substrate 100 into an active region and a device isolation region. After the gate oxide film 102 is grown on the substrate 100 through a thermal oxidation process, the first polysilicon layer 104 doped with impurities, such as phosphorus (P), is deposited on the low pressure chemical vapor deposition (low). It is formed to a thickness of 1000-1500 kPa by pressure chemical vapor deposition (LPCVD). After forming the first silicide layer 106 such as tungsten silicide on the first polycrystalline silicon layer 104 to a thickness of about 1000 kPa by a low pressure chemical vapor deposition method, the word on the top of the first silicide layer 106 As the line capping layer 109, an oxide film by, for example, a thermal oxide film or a plasma chemical vapor deposition method is formed.
이어서, 사진식각 공정을 통해 캡핑층(109), 제1 실리사이드층(106) 및 제1 다결정실리콘층(104)을 패터닝하여 워드라인(108)을 형성한 후, 결과물의 상부에 절연층(110)을 형성한다. 바람직하게는, 절연층(110)은 고온 산화막(high temperature oxide)을 약 500∼1000Å의 두께로 증착하고 그 상부에 BPSG(borophosphosilicate glass)막을 약 3500∼4000Å의 두께로 적층하여 형성한다. 또한, 약 850℃의 온도에서 질소(N2) 분위기로 30분 동안 리플로우(reflow) 공정을 수행하여 절연층(110)의 표면을 평탄화시킨다.Subsequently, the capping layer 109, the first silicide layer 106, and the first polysilicon layer 104 are patterned to form a word line 108 through a photolithography process, and then the insulating layer 110 is formed on the top of the resultant. ). Preferably, the insulating layer 110 is formed by depositing a high temperature oxide (high temperature oxide) to a thickness of about 500 ~ 1000 GPa and a borophosphosilicate glass (BPSG) film on top of the thickness of about 3500 ~ 4000 kPa. In addition, the surface of the insulating layer 110 is planarized by performing a reflow process for 30 minutes in a nitrogen (N 2 ) atmosphere at a temperature of about 850 ° C.
이어서, 사진 공정을 통해 절연층(110)의 상부에 콘택홀 형성을 위한 감광막 패턴(도시하지 않음)을 형성한 후, 감광막 패턴을 식각 마스크로 이용하여 절연층(110) 및 캡핑층(109)을 등방성 식각함으로써 워드라인(108)의 제1 실리사이드층(106)을 노출시키는 콘택홀(112)을 형성한다. 이어서, 감광막 패턴을 제거한다.Subsequently, after forming a photoresist pattern (not shown) for forming a contact hole on the insulating layer 110 through a photo process, the insulating layer 110 and the capping layer 109 using the photoresist pattern as an etching mask. Isotropic etching to form a contact hole 112 exposing the first silicide layer 106 of the word line 108. Next, the photosensitive film pattern is removed.
도 3은 제2 다결정실리콘층(114)을 형성하는 단계를 도시한다. 콘택홀(112)을 포함한 절연층(110)의 상부에 불순물, 예컨대 인(P)이 도핑된 제2 다결정실리콘층(114)을 저압 화학 기상 증착 방법에 의해 약 500∼1000Å의 두께로 형성한다. 여기서, 반도체 장치의 수직 단차를 감소시키기 위하여 제2 다결정실리콘층(114)을 얇게 증착하면, 실리사이드층의 단차 도포성이 취약하므로 메모리 셀 영역의 높은 종횡비를 갖는 콘택홀에서 보이드(void)가 발생하게 된다. 따라서, 제2 다결정실리콘층(114)을 두껍게 증착한 후 에치백하여 결과물의 수직 단차를 감소시키는 방법이 통상 사용된다. 이때, 콘택홀(112)의 바닥면을 기준으로 제2 다결정실리콘층(114)이 소정 두께, 바람직하게는 50Å 이상의 두께로 남아있도록 제2 다결정실리콘층(114)을 전면 에치백한다.3 illustrates forming a second polysilicon layer 114. A second polysilicon layer 114 doped with impurities, such as phosphorus (P), is formed on the insulating layer 110 including the contact hole 112 to a thickness of about 500 to 1000 kPa by a low pressure chemical vapor deposition method. . Here, when the second polysilicon layer 114 is thinly deposited to reduce the vertical step of the semiconductor device, voids are generated in contact holes having a high aspect ratio of the memory cell region because the step coverage of the silicide layer is weak. Done. Accordingly, a method of reducing the vertical step of the resultant by thickly depositing the second polysilicon layer 114 and then etching back is commonly used. At this time, the second polysilicon layer 114 is etched back on the entire surface of the second polycrystalline silicon layer 114 based on the bottom surface of the contact hole 112 so that the thickness of the second polycrystalline silicon layer 114 remains at a predetermined thickness, preferably 50 μs or more.
도 4는 비트라인(118)을 형성하는 단계를 도시한다. 상기와 같이 제2 다결정실리콘층(114)을 전면 에치백한 후, 결과물의 상부에 텅스텐 실리사이드와 같은 제2 실리사이드층(116)을 저압 화학 기상 증착 방법에 의해 약 1000∼1500Å의 두께로 형성한다. 제2 실리사이드층(116)을 증착할 때 콘택홀(112)의 단차 차이에 의해 발생하는 단차 도포성의 불량이 제2 다결정실리콘층(114)의 에치백에 의해 제거되므로, 보이드없이 콘택홀(112)을 매립할 수 있다.4 illustrates forming bit line 118. After the entire surface of the second polysilicon layer 114 is etched back as described above, a second silicide layer 116 such as tungsten silicide is formed on the top of the resultant to a thickness of about 1000 to 1500 kPa by a low pressure chemical vapor deposition method. . When the second silicide layer 116 is deposited, the step coverage property caused by the step difference of the contact hole 112 is eliminated by the etch back of the second polysilicon layer 114, so that the contact hole 112 is not voided. ) Can be reclaimed.
이어서, 사진식각 공정을 통해 제2 실리사이드층(116) 및 제2 다결정실리콘층(114)을 패터닝함으로써 비트라인(118)을 형성한다Subsequently, the bit line 118 is formed by patterning the second silicide layer 116 and the second polysilicon layer 114 through a photolithography process.
상술한 바와 같이 본 발명에 의하면, 비트라인 다결정실리콘층을 에치백할 때 콘택홀 바닥면을 기준으로 비트라인 다결정실리콘층이 일정량 이상의 두께로 남아있도록 함으로써 비트라인 다결정실리콘층에 도핑되어 있는 불순물의 외확산에 의한 도전성 소멸을 방지할 수 있다. 따라서, 비트라인과 워드라인 간의 콘택 저항을 감소시킬 수 있으며, 이로 인하여 소자 특성 및 수율을 안정화시킬 수 있다.As described above, according to the present invention, when the bit line polysilicon layer is etched back, the bit line polysilicon layer remains at a predetermined amount or more with respect to the bottom of the contact hole, so that the amount of impurities doped in the bit line polysilicon layer is reduced. Electroconductivity disappearance by external diffusion can be prevented. Therefore, the contact resistance between the bit line and the word line can be reduced, thereby stabilizing device characteristics and yield.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980049884A KR20000033153A (en) | 1998-11-20 | 1998-11-20 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980049884A KR20000033153A (en) | 1998-11-20 | 1998-11-20 | Method for manufacturing semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000033153A true KR20000033153A (en) | 2000-06-15 |
Family
ID=19559092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980049884A KR20000033153A (en) | 1998-11-20 | 1998-11-20 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000033153A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10760262B2 (en) | 2016-12-13 | 2020-09-01 | Seon Dong RIM | Construction structure of geodesic dome-shaped house and connection structure body thereof |
-
1998
- 1998-11-20 KR KR1019980049884A patent/KR20000033153A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10760262B2 (en) | 2016-12-13 | 2020-09-01 | Seon Dong RIM | Construction structure of geodesic dome-shaped house and connection structure body thereof |
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