KR20000028930A

KR20000028930A - Ｍｐｅｇ-2 비트 스트림으로부터 스터핑 비트들을제거하는 프로그램가능한 필터

Info

Publication number: KR20000028930A
Application number: KR1019990043402A
Authority: KR
Inventors: 로버트티.리얀
Original assignee: 모리시타 요이찌; 마쯔시다덴기산교 가부시키가이샤
Priority date: 1998-10-09
Filing date: 1999-10-08
Publication date: 2000-05-25
Also published as: EP0993201A3; CN1162007C; KR100672219B1; CN1255014A; TW499817B; US6522694B1; EP0993201A2; JP2000125306A

Abstract

본원은 비트 스트림을 디코더의 VBV 버퍼에 기억시키기 전에 MPEG-2 비트 스트림으로부터 스터핑 데이터(stuffing data)를 식별하여 제거하는 MPEG-2 비디오 디코더에 관한 것이다. 이 디코더는 제로값의 바이트들의 연속적인 그룹들에 대한 MPEG-2 비트 스트림을 모니터한다. 연속적인 제로 값의 바이트들의 시퀀스가 도달하여 프로그램된 최대 길이보다 크게 될 때, 디코더는 이 시퀀스를 스터핑 데이터로서 식별하여 다음 비제로 값의 바이트가 도달할 때 까지 어떤 다른 제로값의 바이트가 통과되는 것을 금지한다. 이 디코더는 두 개의 최대 길이 값을 규정하는데, 즉 한 값은 슬라이스 시작 코드(Slice start code)에 앞서있는 스터핑 바이트들의 수이고 다른 한 값은 비 슬라이스 코드(non-Slice code)에 앞서있는 스터핑 바이트들의 수이다. 이들 값들은 마이크로프로세서에 의한 디코딩 동작동안 변경될 수 있다.

Description

ＭＰＥＧ-2 비트 스트림으로부터 스터핑 비트들을 제거하는 프로그램가능한 필터{Programmable filter for removing stuffing bits from an MPEG-2-bit-stream}

발명의 배경

본 발명은 포맷, 즉 이동 화상 전문가 그룹(MPEG)에 의해 규정된 MPEG-2에 따라서 압축된 영상 데이터를 처리하는 디코더에 관한 것이며, 특히 디코딩에 앞서 MPEG-2 데이터 스트림으로부터 스터핑 비트들을 선택적으로 삭제하는 전치 처리 단계에 관한 것이다.

MPEG-2 표준 하에서 수행되는 비디오 신호 압축은 본래 가변 레이트이다. 비디오 테이타는 영상들의 시퀀스 또는 이 시퀀스내의 영상들간의 차의 공간 주파수 내용을 토대로 압축된다. 영상 시퀀스가 낮은 공간 주파수 내용을 갖거나 연속적인 영상들이 단지 약간 다른 경우, 영상 시퀀스를 재생하기 위하여 전송되는 압축된 데이터의 양은 크게 감소될 수 있다.

MPEG-2 표준을 위한 신택스(syntax)는 스위스, 제네바 소재의 ISO/IEC에서 활용되는 " Generic Coding of Moving Pictures and Associated Audio Information : Video"라는 명칭의 국제 표준 13818-2 권고 ITU-T H. 262에 설명되어 있고 이것이 MPEG-2 비디오 코딩 표준을 개시하기 위한 참조 문헌으로서 본원에 참조되어 있다. 이 표준은 오디오 및 비디오 데이터 둘다를 전달하기 위하여 사용되는 여러 데이터 레코드 층들을 규정한다. 간략하게 하기 위하여, 오디오 데이터의 디코딩은 본원에 서술되지 않는다. 특정 비디오 시퀀스를 서술하는 엔코딩된 데이터는 여러 네스팅된 층(nested layers), 시퀀스 층, 화상 그룹 층, 화상층, 슬라이스 층(Slice layer) 및 매크로블럭 층으로 표시된다. 매크로블럭 층을 제외한 각 층은 이 층을 식별하는 시작 코드로 시작된다. 이 층은 헤더 데이터 및 페이로드 데이터(payload layer)를 포함한다. 이 정보 전송을 돕기 위하여, 다수의 비디오 시퀀스들을 표시하는 디지털 데이터 스트림은 여러 소 단위들로 분할되고 이들 단위들 각각은 패킷화된 기초 스트림(PES) 패킷 각각으로 캡슐화된다. 전송을 위하여, 각 PES 패킷은 다수의 고정된 길이전송 패킷들간에서 차례로 분할된다. 각 전송 패킷은 단지 하나의 PES 패킷에만 관계하는 데이터를 포함한다. 전송 패킷은 또한 제어 정보를 보유하는 헤더를 포함하며, 때때로 전송 패킷을 디코딩하는데 사용될 적응 필드(adaptation field)를 포함한다.

MPEG-2 인코딩된 영상 시퀀스가 수신될 때, 전송 디코더는 전송 패킷들을 디코딩하여 PES 패킷들을 재수집한다. PES 패킷들은 상술된 바와같이 계층화된 레코드들로 영상을 표시하는 MPEG-2 비트 스트림을 재수집하기 위하여 차례로 디코딩된다. 소정의 전송 데이터 스트림은 다수의 영상 시퀀스들, 예를들어 인터리빙된 전송 패킷들로서 동시에 전달할 수 있다. 이 유동성(flexibility)은 또한 전송기로 하여금 다수의 비트 스트림들을 동시에 전송하도록 하며, 이 비트 스트림들 각각은 오디오, 비디오 또는 데이터 프로그램 각각에 대응한다.

MPEG-2 표준들을 사용하여 HDTV를 소비자에게 전달하기 위한 시스템 수행이 일반적으로 도1의 고레벨 블록도로 도시되어 있다. 전송측상에서, 비디오 및 오디오 신호들은 각각의 엔코더(110 및 112)에 입력되며, 버퍼들(114 및 116)에서 버퍼링되며, 시스템 코더/멀티플렉서(118)에 전달되고 기억 장치(120)에 기억되거나 전송 장치(120)에 의해 전달된다. 수신측상에서, 이 신호들은 시스템 디코더/디멀티플렉서(122)에 의해 수신되며, 버퍼들(124 및 126)에서 버퍼링되고 나서 디코더들(128 및 130) 에 의해 디코딩되고 원래 비디오 및 오디오 신호들의 재생으로서 출력된다.

도1에 도시된 중요한 양상은, 비록 신호들을 버퍼링하는 중간 단계가 가변 지연을 포함하지만, 입력에서 신호들의 출력으로의 전체 지연이 실질적으로 일정한 것이 바람직하다는 것이다. 이것은 모니터된 흐름 제어 및 버퍼들에 의해 성취된다.

도1에 도시된 바와같이, 엔코더의 입력에서 출력으로의 지연 또는 디코더로부터의 프리젠테이션(presentation)은 이 모델에서 일정하지만, 엔코더 및 디코더 버퍼들 각각을 통한 지연은 가변적이다. 이들 버퍼들 각각을 통한 지연이 하나의 기초 스트림의 경로내에서 가변될 뿐만아니라, 비디오 및 오디오 경로들내의 각각의 버퍼 지연들 또한 다르게된다. 그러므로, 결합된 스트림에서 오디오 또는 비디오를 표시하는 코딩된 비트들의 상대적인 위치는 동기화 정보를 표시하지 않는다. 코딩된 오디오 및 비디오의 상대적인 위치는 스트림 타겟 디코더(STD) 모델에 의해서만 제한되어, 디코더 버퍼들이 적절하게 작용하도록 해야만 된다. 그러므로, 동시에 제공될 음 및 화상을 표시하는 코딩된 오디오 및 비디오는 시간면에서 1초만큼 코딩된 비트 스트림내에서 분할될 수 있는데, 이 1초는 STD 모델에서 허용되는 최대 디코더 버퍼 지연이다. STD 모델의 고유한 데이터 레이턴시(data latency)를 수용하기 위하여, 비디오 버퍼링 검증기(Video Buffering Verifier : VBV)가 규정된다.

이 VBV는 가정의 디코더(hypothethical decoder)인데, 이것은 개념적으로 엔코더의 출력에 접속된다. 데이터가 고정된 레이트로 수신되는 경우 비트 스트림을 디코딩하는 디코더가 데이터를 전부 소모하지 않도록(언더플로우(underflow)) 또는 데이터를 너무 늦게 처리하지 않도록(overflow) 충분한 양의 데이터가 기억될 때 까지 엔코딩된 비트 스트림은 가정의 디코더의 VBV 버퍼 메모리에 기억된다. 코딩된 데이터는 후술되는 바와같이 버퍼로부터 제거된다. MPEG-2 표준과 일치하기 위하여, 전형적인 MPEG-2 비디오 디코더는 메모리 버퍼, VBV 버퍼를 포함하는데, 이 VBV 버퍼는 시퀀스 층의 헤더의 부분으로서 전달되는 값, 즉 vbv_buffer_size 값으로 규정된 비트 스트림 데이터양을 유지한다.

엔코더와 결합하여 동작하는 전형적인 STD 모델의 고레벨 도시가 도2에 도시되어 있다.

언더플로우하지 않는 VBV 버퍼 또는 STD 모델 디코더가 수신된 영상의 질을 유지하는 것이 중요하다. 일정한 비트 레이트 비디오를 유지하기 위하여, "스터핑"은 각종 양상의 시스템내에서 수행된다. "스터핑"은 필요로되는 비트 레이트를 유지하기 위하여 "던트 케어(don't care) 정보 만으로 데이터 스트림을 채우는 작용이다.

스터핑은 두가지 레벨로 수행된다. MPEG-2 비디오 표준에서, 임의수의 제로값의 스터핑 비트들은 층들중 하나의 층을 위한 시작 코드 바로전 또는 확장 시작 코드 바로전의 비트 스트림에 삽입될 수 있다. 1 값의 스터핑 비트들이 전송 패킷들내의 적응 필드에 삽입될때, 스터핑은 또한 전송 패킷들에서 수행된다. 전송된 데이터 레이트를 지원하는 레벨로 전송 패킷의 페이로드 바이트들을 채우기 위하여 불충분한 PES 패킷 데이터가 존재할 때, 스터핑은 전송 패킷들에서 사용된다.

어떤 시간 동안 스터핑 비트들이 다른 목적들을 위하여 사용될 수 있는 MPEG-2 신호에서 낭비된 대역폭을 표시하는 것이 인지된다. 예를들어, "METHOD AND APPARATUS FOR SENDING PRIVATE DATA INSTEAD OF STUFFING BITS IN AN MPEG BIT STREAM" 이라는 명칭의 미국 특허 제 5,650,825호에서 전송 패킷들의 적응 필드들 내의 스터핑 데이터는 수신되어 사용자에 의해 각각 처리되는 사적인 스터프 데이터로 대체된다.

발명의 요약

본 발명은 비트 스트림을 VBV 버퍼에 기억하기 전 MPEG-2 비트 스트림으로부터 스터핑 데이터를 식별하여 제거하는 MPEG-2 디코더로 구체화된다.

본 발명의 한 양상을 따르면, 디코더는 각 시작 코드 전 소정의 최대 스터핑 비트들의 수를 통과시키는 비트 스트림 파서(parser)를 포함한다.

본 발명의 또다른 양상을 따르면, 이 파서는 슬라이스 시작 코드들 및 다른 시작 코드들 전의 시작 코드전에 위치될 여러개의 스터핑 비트들을 통과시킨다.

본 발명의 또다른 양상을 따르면, 통과되는 스터핑 비트들의 수는 마이크로프로세서에 의해 파서에 제공되고 프로그램될 수 있다.

도1(종래 기술)은 전형적인 디지털 멀티 프로그램 전송 및 수신 시스템의 고레벨 블록도.

도2(종래 기술) 도1에 도시된 시스템에서 STD 모델의 전형적인 실행의 고레벨 블록도

도3은 본 발명의 일실시예를 포함하는 MPEG-2 비디오 디코더의 블록도.

도4는 도3에 도시된 디코더에 사용하는데 적합한 파서(parser)의 블록도.

도5A 내지 도5F(종래 기술)는 본 발명의 동작을 설명하는데 유용한 MPEG-2 비트 스트림의 신택스 도면.

* 도면의 주요 부분에 대하 부호의 설명 *

310 : 디코딩 프로세서(310)

320 : 고대역폭 메모리

330 : 제어 마이크로프로세서

도3은 본 발명을 구체화하는 전형적인 디코더 시스템의 블록도이다. 이 시스템은 3개의 구성요소들, 즉 디코딩 프로세서(310), 고대역폭 메모리(320) 및 제어 마이크로프로세서(330)를 구비한다. 본 발명의 전형적인 실시예에서 사용되는 고 대역폭 메모리(320)는 예를들어 NEC 및 Toshiba에서 활용되는 RAMBUS 메모리 시스템일 수 있다.

요약하면, 도3에 도시된 디코더는 다음과 같이 동작한다. 첫 번째 단계로서, 디코더 집적 회로(IC)(310)는 특정 형태의 마이크로프로세서(330)에 의해 초기화된다. 예를들어, 디코더가 525P 신호들을 디코딩하기 위하여 사용되는 경우, 적절한 WDJ 값들은 마이크로프로세서 인터페이스(312)를 통해서 디코딩 프로세서(310)의 집적 회로에 인가된다. 간결하게 하기 위하여, 마이크로프로세서(330) 및 IC(310)의 각 소자들간의 제어 버스는 생략된다. 이것은 예를들어 종래의 I²C 버스일수 있다.

일단 IC(310)가 초기화되면, 입력 비트 스트림은 파서(316)에 인가된다. 도4를 참조하여 후술되는 파서는 메모리(320)에 비트 스트림을 기억시킨다. 게다가, 이 파서는 PES 패킷들, 시퀀스, 화상 그룹, 화상 및 슬라이스 층들을 위한 시작 코드들을 식별하여 이들 시작 코드들이 기억되는 메모리 장소들의 마이크로프로세서(330)에 통지한다. 도3에 도시된 전형적인 디코더에서, 마이크로프로세서는 이들 층들에 대한 헤더 정보의 적어도 일부를 디코딩한다.

DRAM 제어 및 어드레스 발생기(326)는 RAC 인터페이스(370)를 제어하여 비트 스트림 데이터를 메모리(320)에 기억시킨다. 본 발명의 전형적인 실시예에서, 메모리(12)의 일부는 버퍼로서 사용되기 위하여 보존되어 입력 비트 스트림을 보유한다. 이 버퍼 에리어는 MPEG-2 표준에서 규정된 VBV 버퍼에 대응하여 디코딩되기 전 비트 스트림 데이터를 보유한다.

MPEG-2 표준을 따르면, 디코딩이 시작되기 전, VBV 버퍼는 값, 즉 비트 스트림의 시퀀스 헤더의 vbv_buffer_size_값으로 규정된 데이터양을 보유한다. 이 제한이 데이터를 디코더로 일정하게 공급하도록 한다.

비트 스트림 데이터가 메모리(320)의 VBV 버퍼 에리어로 기록된후, DRAM 제어 및 어드레스 발생 회로(326)의 제어하에서 고 대역폭 메모리(320)로부터 판독되고 버퍼 메모리(321)에 기억된다. 메모리(321)는 메모리(320)로부터 갑자기 채워지고 비트 스트림 신택스에 의해 지시받는 가변 길이 디코더(VLD)(318)에 의해 비워지는 FIFO 메모리이다.

VLD(318)는 비트 스트림의 슬라이스 및 매크로블럭 층들을 해석하여 양자화된 이산 코사인 변환 계수 값들의 블록들을 발생시킨다. 이들 값들의 블록들은 FIFO 메모리(128)에 인가된다. 이 FIFO 메모리는 한편으로 VLD(318) 및 다른 한편으로 매크로블럭 디코딩 회로(332)간의 데이터를 버퍼링한다. 이 메모리는 또한 MPEG-2 표준에서 규정된 역 주사 기능을 수행할 수 있다. 이 회로(332)는 양자화된 계수 값들을 균일한 포맷으로 변환시키는 역 양자화기(334) 및 주파수 도메인 계수들을 공간 도메인 픽셀 값들 또는 차동 픽셀값들로 변환시키는 역 이산 코사인(IDCT) 프로세서를 포함한다. 역 양자화기(334) 및 IDCT 프로세서(342)는 각각의 메모리들(336 및 344)을 구비하여 처리 동작을 돕는다. 이 회로(332)에 의해 제공되는 출력 데이터는 픽셀값들의 블록들 또는 차동 픽셀값들이다.

블록들의 값들이 차동 픽셀 값들인 경우, 이들은 가산 및 클립 회로(358 및 360)를 포함하는 모션 보상 프로세서(361)에 의해 사전에 디코딩된 영상 프레임들로부터의 값들과 결합된다. 이들 회로들은 사전에 디코딩된 프레임들로부터 영상 데이터를 차례로 얻는데, 이 프레임들은 1/2 픽셀들 및 보간 회로(366)에 의해 제공된다. 보간 회로(306)는 버퍼 메모리들(368)을 사용하여 사전에 디코딩된 프레임들로부터 영상 픽셀들을 얻는다. 이들 메모리들을 위한 데이터 값들은 DRAM 제어 및 어드레스 발생 회로(326)에 의해 메모리(320)로부터 제공된다.

모션 보상 프로세서(361)에 의해 발생된 디코딩된 영상 데이터는 버퍼 메모리들(362 및 364)에 기억된다. 버퍼 메모리들(362 및 364)로부터, 디코딩된 영상 데이터는 나중에 수신된 영상 필드들 또는 프레임들로부터 모션 보상된 엔코딩된 데이터를 디코딩시의 기준 프레임 데이터로서 디스플레이하거나 사용하기 위하여 메모리(320)에 기억된다. 디스플레이될 데이터는 블록 포맷으로 메모리(320)에 기억되고 디스플레이 제어기(375)의 제어 하에서 래스터 주사 포맷으로 디스플레이 장치(도시되지 않음)에 제공되도록 메모리(374)에 전달된다.

온 스크린 디스플레이(OSD) 프로세서(371)는 또한 DRAM 제어 및 어드레스 발생기(326) 및 RAC 인터페이스(370)를 통해서 데이터를 메모리(320)에 제공하기 위하여 그리고 이 메모리(320)로부터 데이터를 수신하도록 결합된다. 본 발명의 전형적인 실시예에서, OSD 프로세서(371)는 사용자 메뉴 및 디스플레이된 영상을 중첩하는 클로우즈-캡션 텍스트(close-caption text)를 발생시키기 위하여 사용된다.

도3에 도시된 바와같이, 메모리(320)는 파서(316), 마이크로프로세서(330), 모션 보상 프로세서(361) 및 OSD 프로세서(371)로부터 데이터를 수신하여 데이터를 VLD(318), 모션 보상 프로세서(361), OSD 프로세서(371) 및 디스플레이 제어기(375)에 제공한다. 게다가, 메모리(320)는 동적 랜덤 액세스 메모리(DRAM)이고 또한 주기적으로 리프레시될 필요가 있으며, 추가 메모리 액세스들을 필요로한다. 이들 메모리 액세스들 각각은 최고 우선순위를 갖는 디스플레이 프로세서(375) 및 최저 우선순위를 갖는 OSD 프로세서로 우선순위화된다.

처리되는 영상 시퀀스에 따라서, 어떤 소정 시간에 계류중에 있는 모든 메모리 액세스 요청들을 스케쥴하는 것은 어렵다. 이들 예들에서, 보다 낮은 우선순위 메모리 액세스 요청들은 지연된다. 상대적으로 작은 수의 비트들로 엔코딩되는 영상 시퀀스들은 예기치않게 고레벨의 메모리 액세스 요청들을 갖을 수 있다. 메모리(320)에서 수신되는 많은 비트 스트림 데이터가 VLD에 의해 무시되는 스터핑 비트들이기 때문에, 이들 요청들은 VLD 프로세서(318)에 의해 발생된다. VLD(318)에 의해 이루어진 비트 스트림 데이터에 대한 이들 과다 요청들은 보다 낮은 우선순위 장치들이 메모리(320)내의 데이터에 액세스할 기회들을 박탈한다.

본 발명은 메모리(320)에 기억된 스터핑 비트들의 수를 크게 감소시킴으로써 이 타잎의 영상 시퀀스들을 디코딩시 VLD 프로세서(318)에 의해 메모리 액세스 수를 감소시킨다. 메모리에 기억된 비트 스트림 데이터의 이 감소는 VBV 버퍼 제한들을 위반하지 않는데, 그 이유는 STD 모델하에서 스터핑 비트들의 시퀀스를 디코딩하는데 시간이 걸리지 않는다라고 추정되기 때문이다.

도4는 도3에 도시된 파서(316)로서 사용하는데 적합한 전형적인 비트 스트림 파싱 회로의 블록도이다. 일반적으로, 이 회로는 다음과 같이 동작한다. 시작 코드 또는 비제로 바이트가 입력 비트 스트림에서 검출될 때, 값은 카운터(416)로 로딩된다. 이 값은 파서에 의해 메모리(320)내의 VBV 버퍼로 통과될 다수의 제로들을 표시한다. 상술된 바와같이, 제로 값의 스터핑 비트들은 PES, 시퀀스, 화상 그룹, 화상 및 슬라이스 층들을 위한 시작 코드들 전에 비트 스트림에 삽입된다. 게다가, 스터핑 비트들은 또한 임의의 시퀀스, 화상 그룹 또는 화상층들의 확장 데이터에 앞서 삽입될 수 있다. 도4에 도시된 파서의 카운터(416)는 적절한 수의 스터핑 바이트들로 설정되어 이들 층들중 하나의 층의 끝으로 통과한다. 이 바이트들의 수는 하나의 레코드의 종료 코드 및 다음 레코드의 시작 코드간에서 카운트 다운된다. 카운터 값이 제로로 카운트 다운된 후, 또다른 시작 코드 또는 비제로 바이트가 비트 스트림에 도달될 때 까지 VBV 버퍼로 전달되는 제로값의 바이트들은 더 이상 존재하지 않는다. 카운터(416)는 시작 코드 값이 검출되자 마자 비제로 값으로 리셋되어, 시작 코드 데이터 및 이 시작 코드로 시작하는 레코드에서 데이터가 VBV 버퍼로 통과되도록 한다. 기억된 스터핑 바이트들의 수가 감소되기 때문에, VLD 프로세서(318) 및 마이크로프로세서(330)(도3에 도시됨)에 의해 필요로되는 메모리 액세스들의 수는 또한 감소된다. 이것은 메모리(320)로의 전체 액세스 수를 감소시켜 보다낮은 우선순위 메모리 액세스들이 보다 적절한 방식으로 발생되도록 한다. 슬라이스 레코드 다음에 기억된 스터핑 바이트들의 수는 다른 형태의 레코드 다음에 기억된 수와 다를 수 있고 이들 수는 마이크로프로세서로 프로그램될 수 있다.

도4에서, 압축된 MPEG-2 비트 스트림은 신호 CLK의 연속적인 펄스들과 일치하는 시간에서 수신된 1 바이트이다. 비트 스트림의 연속적인 바이트들은 제로 검출기(410), 레지스터(424) 및 시작 코드 검출 엔진(430)에 인가된다. 제로 검출기(410)는 소정의 바이트의 모든 8-비트들이 논리-하이 신호를 제공하기 위하여 제로가 될 때를 검출한다. 이 신호는 OR 게이트들(412 및 422)의 반전 입력 터미널들 및 AND 게이트들(414 및 418)의 비반전 입력 터미널들에 인가된다. OR 게이트(412)의 다른 입력 터미널은 시작 코드 검출 엔진(430)으로부터 출력 신호 LOAD를 수신하도록 결합된다. OR 게이트(412)의 출력 신호는 카운터(416)의 LOAD 입력 단자에 인가된다. 이 신호가 인가될 때, 카운터(416)는 멀티플렉서(436)에 의해 제공된 카운트 값을 로딩한다. 멀티플렉서(436)는 레지스터(432)로부터 슬라이스 시작 코드전 발생될 수 있는 허용가능한 스터핑 바이트들의 수 및 레지스터(434)로부터 다른 시작 코드들 전 발생될 수 있는 다수의 허용가능한 스터핑 바이트들을 차례로 수신한다. 값들은 마이크로프로세서(330)에 의해 레지스터들(432 및 434)로 기억된다.

카운터(416)는 AND 게이트(414)에 의해 제공되는 신호에 응답하여 기억된 값으로부터 제로로 카운트 다운된다. 카운터(416)에 의해 제공되는 16 비트 카운트 값은 카운트 값이 제로에 도달할 때 논리 하이 신호를 인가하는 제로 검출기(420)에 인가된다. AND 게이트(414)는 하나의 입력 단자에서 제로 검출기(410)의 출력 신호 및 다른 입력 단자에서 이 제로 검출기(420)의 출력 신호의 역을 수신하도록 결합된다. 따라서, 카운터(416)는 제로값의 바이트가 수신되고 카운트 값이 제로가 아닌 한 자신의 카운트 값을 감소시킨다.

제로 검출기(420)의 출력 신호는 또한 AND 게이트(418)의 반전 입력 단자에 인가되며, 이 게이트의 다른 입력 단자는 제로 검출기(410)의 출력 신호를 수신하도록 결합된다. AND 게이트(418)의 출력 신호는 제로 값의 바이트가 수신되고 카운터(416)가 제로로 카운트 다운되지 않으면 언제든지 논리-하이가 된다. 이 출력 신호는 OR 게이트(422)의 비반전 입력 단자에 인가된다. OR 게이트(422)는 AND 게이트(418)의 출력 신호가 논리 하이이면 언제든지 또는 제로 검출기(410)의 출력 신호가 논리 로우일 때 논리 하이 출력 신호를 발생시킨다. OR 게이트(422)의 출력 신호는 D-형 레지스터(424)의 인에이블 입력 단자에 인가된다. 레지스터(424)는 신호 CLK에 응답하지만 논리 하이 값이 인에이블 입력 단자에 인가될 때에만 입력 포트에서 출력 포트로 그리고 메모리(320)으로 8비트 입력 값을 통과시키도록 신호 CLK에 의해 제어된다. 따라서, 인에이블 입력 터미널에 인가되는 논리 로우 신호는 수신된 비트 스트림에서 메모리(320)로 데이터의 통과를 금지시킨다.

시작 코드 검출 엔진(430)은 MPEG-2 비트 스트림의 연속적인 바이트들을 처리하여 시작 코드들을 식별하고 특히 슬라이스 층용 시작 코드들을 식별한다. 시작 코드는 시작 코드 값보다 앞서 있는 시작 코드 프리픽스(prefix)로 이루어진다. 시작 코드 프리픽스는 단일 1 값의 비트보다 앞서있는 23개의 제로 값의 비트들의 시퀀스이다. 시작 코드 값은 단일 바이트이다. MPEG-2 표준하에서, 슬라이스 시작 코드는 0×01에서 O×AF 까지의 임의의 값을 갖을 수 있다. 따라서, 전형적인 시작 코드 검출 엔진이 시작 코드 프리픽스(prefix) 및 슬라이스 시작 코드 값을 검출할 때, 신호들 LOAD 및 SLICE를 인가한다. 임의의 다른 시작 코드값을 검출할 때, 단지 신호 LOAD만을 인가한다. 시작 코드 검출 엔진(430)에 의해 제공된 신호 SLICE는 멀티플렉서(436)에 인가되고 멀티플렉서로 하여금 슬라이스 시작 코드에 적절한 스터핑 바이트들의 수를 카운터(416)로 통과시킨다. 신호 SLICE가 인가되지 않을 때, 레지스터(434)에 기억된 스터핑 바이트들의 수는 카운터(416)에 로딩된다.

또한, 레지스터(424)의 출력 신호를 수신하도록 어드레스 발생기(426) 및 시작 코드 검출 엔진(428)에 결합된다. 시작 코드 엔진(428)은 PES 패킷, 시퀀스, 화상 그룹, 화상 및 슬라이스 층들용 시작 코드들을 검출한다. 어드레스 발생기(426)는 레지스터(424)에 의해 제공된 데이터가 기억되는 메모리(320)용 어드레스 값을 제공한다. 시작 코드 검출 엔진(428)은 검출된 시작 코드가 PES 패킷, 시퀀스, 화상 그룹, 화상 또는 슬라이스용이라는 표시와 함께 이 어드레스 값을 마이크로프로세서(330)로 통과시킨다. 상술된 바와같이, 마이크로프로세서(330)는 이 정보를 사용하여 메모리(330)로부터 이들 레코드용 헤더들을 불러내고 이 불러내진 헤더 데이터를 디코딩한다.

상술된 바와같이, MPEG-2 표준은 영상들의 시퀀스를 위한 5개의 정보층들을 규정한다. 이들은 시퀀스층, 화상 그룹 층, 화상 층, 슬라이스 층 및 매크로블럭 층이다. 도5A 내지 5F도는 이들 층들의 구조를 도시한 신택스 도이다.

이들 각종 층들은 MPEG-2 표준을 설명하는 상기 참조된 서류에 규정된다. 요약하면, 이 시퀀스 층은 다른 4개의 층들을 포함한다. 언급된 층들은 데이터 레코드들의 층들이다. 따라서, 시퀀스 레코드는 적어도 하나의 화상 그룹 레코드를 포함하는데, 이 그룹은 매크로블럭 층을 거슬러 올라가 적어도 하나의 화상 레코드 등을 차례로 포함한다. 시퀀스 층은 시퀀스의 시작 다음의 정보만을 토대로 디코딩될 수 있는 영상들의 세트의 시작 포인트를 규정한다. 다음 보다 낮은 층, 즉 화상 그룹 층은 시퀀스에 포함되는 영상들의 서브셋을 규정한다. 화상 그룹 층의 영상들은 일반적으로 영상(인트라-인코딩된 영상)만을 사용하여 엔코딩되는 적어도 하나의 영상 및 모션 예측 엔코딩 기술(예측적으로 또는 양방향적으로 엔코딩된 영상들)을 포함하는 여러 영상들을 포함한다. 화상 그룹 층 바로 아래는 화상층이다. 이 층에서 데이터 레코드들은 단일 프레임 영상들을 규정한다. 이 화상 층 아래는 슬라이스 층이다. 이 층에서 각 레코드는 화상 층 레코드로 표시되는 영상의 단일 수평 세그먼트를 표시한다. 슬라이스 층 아래는 매크로블럭층이다. 이 층에서 각 레코드는 생성되는 슬라이스 레코드의 16 × 16 픽셀

컴포턴트를 규정한다.

도5A 는 시퀀스 층의 신택스를 규정한다. MPEG-2 설명에서, 시퀀스는 시퀀스를 위하여 사용될 파라미터들, 하나 또는 그보다 많은 화상 그룹용 데이터, 및 시퀀스 종료 코드의 세트보다 앞서는 시퀀스 시작 코드로 규정된다. 제공될 수 있는 파라미터들 중에는 엔코딩 공정동안 각각의 블록들이 어떻게 양자화 되는지를 규정하는 양자화 매트릭스들이 있다.

상술된 바와같이, 도5A에 도시된 시퀀스 신택스의 스터핑 엔트리(510)는 비디오 영상의 디스플레이와 비트 스트림의 타이밍을 일치시키도록 수행될 수 있는 제로 채움 동작을 표시한다. 예를들어, 선행 시퀀스가 효율적으로 엔코딩되는 여러 프레임들을 포함하는 경우, 비트 스트림은 도1을 참조하여 서술된 바와같이 전송기 및 수신기간에 고정된 지연 요구조건에 부합하도록 패딩(pad)될 필요가 있다. MPEG-2 표준에서, 선행 시퀀스의 시퀀스 종료 코드후 그리고 다음 시퀀스의 시퀀스 시작 코드전, 패딩의 한가지 형태는 제로 값의 비트들을 비트 스트림으로 스터프하도록 될 수 있다. 화살표 브리징 단계(510)로 표시된 바와같이, 스터핑 동작은 시퀀스 신택스에서 선택적이다.

시퀀스 신택스에서 다음 항목은 시퀀스 시작 코드(512)이다. 이것은 0×000001B3(16진수 표시법)인 MPEG-2 표준하에서 규정된다. 모든 시작 코드들은 적어도 23개의 제로 값의 비트들 및 단일 1 값의 비트로 시작된다. 시작 코드값은 23개의 제로들 및 단일 1을 따르고 시작 코드 형태를 결정한다. 표1은 본 발명과 관계하는 시작 코드 값들의 리스트이다.

이들 시작 코드이외에, 시퀀스, 레코드는 시작 코드와 동일한 일반 포맷을 갖는 종료 코드로 종료된다.

시퀀스 시작 코드 다음에, 시퀀스하기 위하여 규정될 제1 파라미터는 수평 크기(514)이다. 이 값은 디코딩된 비디오 영상의 각 라인의 다수의 화소(픽셀들)를 규정한다. 수평 크기의 파라미터 다음에는 수직 크기의 파라미터(516)가 있다. 이 파라미터는 디코딩된 비디오 영상의 활성 라인들의 수를 규정한다. 픽셀 종횡비(518)는 디코딩된 고선명 텔레비젼 영상의 종횡비를 규정한다.

신택스의 다음 항목, 즉 화상 레이트(520)는 디스플레이될 초당 화상의 수를 규정한다. 이것은 대략 초당 24개의 화상 내지 초당 60개의 화상의 범위이다. 이 비트 레이트 파라미터(522)는 초당 400 비트 단위로 측정된 비트 스트림의 비트 레이트를 규정하는 정수이다. 신택스의 다음 항목은 마커 비트(marker bit)(524)이다. 이 비트는 항상 1의 값을 갖는다. vbv_buffer_size 파라미터(526)는 상술된 바와같이 이 시퀀스를 디코딩하는데 필요로되는 비디오 버퍼링 검증기용 버퍼의 크기를 규정하는 10 비트 정수이다.

다음 파라미터, 즉 제한된 파라미터 플래그(528)가 설정될 때, 어떤 디폴트 최대 파라미터 크기들은 MPEG-2 표준하에 있다고 추정된다. 이 플래그는 대부분의 HDTV 영상들을 위하여 리셋되는데, 이 플래그가 설정되어 NTSC 또는 PAL 영상의 해상도에 대략 대응할 때 제한들이 규정되어 있기 때문에 대부분의 HDTV 영상들을 위하여 리셋된다.

제한된 파라미터 플래그(528) 다음에는 로드-인트라-양자화 매트릭스 플래그(530)가 있다. 이 플래그가 설정되면, 이 시퀀스 파라미터 스트림의 다음 64개의 8비트 값들은 인트라프레임 엔코딩된 영상들을 디코딩하기 위하여 사용되도록 양자화 매트릭스를 규정한다. 이들 64개의 값들은 도5A에 도시된 시퀀스 신택스의 항목(532)으로 표시된다. 인트라 양자화 매트릭스 플래그(530)가 리셋되면, 디폴트 양자화 매트릭스는 인트라 엔코딩된 영상들을 디코딩하기 위하여 사용된다. 이 디폴트 매트릭스는 MPEG-2 표준에서 규정된다.

시퀀스 신택스의 다음 아이템은 로드 비인트라 양자화 매트릭스 플래그(534)이다. 이 플래그는 플래그가 설정될 때 플래그 다음의 64개의 8비트 값들(536)이 양방향적으로 또는 예측적으로 엔코딩되는 비양자화 화상들을 위하여 사용되는 것을 제외하면 로드 인트라 양자화 매트릭스 플래그와 동일한 방식으로 동작한다.

비인트라 양자화 매트릭스 다음의 시퀀스 신택스의 항목은 확장 및 사용자 데이터(538)이다. 확장 데이터는 0×B5의 시작 코드 값으로 규정된다. 확장 데이터는 이 코드를 따르고 또다른 시작 코드가 도달될 때 까지 계속된다. 도달될 수 있는 하나의 시작 코드는 사용자 데이터 시작 코드이다. MPEG-2에서, 사용자 데이터 시작 코드값은 0×B2이다. 이 코드는 사용자 데이터의 시작을 식별한다. 확장 데이터에 따라서, 이 데이터는 또다른 시작 코드의 수신까지 계속된다. 확장 및 사용자 데이터는 MPEG-2 표준의 확장 및 주문을 고려하도록 제공된다. 화살표 브리징 블록(538)으로 표시된바와같이, 이 데이터는 선택적이다.

확장 및 사용자 데이터(538)다음에는 하나 또는 그보다 많은 화상 그룹 코드(540)가 있다. 신택스 도면의 역방향 화살표 브리징으로 도시된 바와같이, 다수의 화상 그룹들은 시퀀스 신택스의 이 부분에서 규정될 수 있다. 그러나, 최종 화상 그룹 다음에는 시퀀스 종료 코드(542)가 있다. 이 코드는 종료 코드 값 0×B7로 규정된다.

데이터 전송 포맷이 공지되어 있지 않으면, 디코딩은 시퀀스 시작 코드후에만 시작될 수 있고 이 코드의 수반하는 파라미터들은 데이터 스트림에 도달된다. 시퀀스 헤더들간의 긴 지연들 방지하기 위하여, 이들 시작 코드들 및 이들의 관계된 헤더 블록들은 소정의 시퀀스에서 여러번 삽입될 수 있다는 것이 MPEG-2 표준에서 고려된다. 이들 헤더 블록들은 예를들어 연속적인 화상 그룹 레코드들간에 삽입될 수 있다. MPEG-2 신택스에서 규정된 바와같이, 각 시퀀스 헤더는 스터핑 비트 보다 뒤에 있을 수 있다.

도5B 내지 5F는 신택스의 다른 층들을 도시한다. 도5B는 도5A의 화상 그룹 항목(540)의 신택스를 표시한다. 도5B는 스터핑 비트(550) 및 하나 또는 그보다 많은 화상 레코드들(552)을 포함하는데, 이 레코드들은 도5C의 신택스 도면으로 또한 규정된다. 도5C는 스터핑 비트들(560) 및 하나 또는 그보다 많은 슬라이스 레코드들(562)을 포함한다. 슬라이스 레코드는 도5D의 신택스 도면으로 또한 규정된다. 이 도면은 스터핑 비트들(570) 및 하나 또는 그보다 많은 매크로블럭 레코드들(572)로 또한 규정되고 매크로블럭 스터핑 데이터(580)를 포함한다. 이들 도면은 상세하게 서술되지 않았는데, 그 이유는 신택스는 상기 참조된 MPEG-2 사양 문헌에 활용되고 있기 때문이다.

도4에 도시된 장치는 미리설정된 수의 제로들이 일련의 제로 값의 바이트들이 헤더 데이터 또는 엔코딩된 영상 데이터의 부분을 형성하는 비트 스트림에서 데이터를 수용하기 위하여 통과되도록 한다. 이것은 시작 코드 프리픽스를 형성하는 23개의 제로 값의 비트들중 적어도 16개의 비트들 및 확장 및 사용자 데이터 필드들의 값들을 포함한다. 따라서, 디코더의 적절한 동작을 위하여, 최소수의 통과된 제로 값의 바이트들은 슬라이스 레코드를 위한 적어도 두 개의 레코드이어야만 되고 예를들어 비슬라이스 레코드들을 위하여 128개일 수 있다.

레지스터들(432 및 434)에 의해 보유된 제로값의 바이트 카운트 값들이 슬라이스 레코드 및 비슬라이스 레코드 각각을 따를 수 있는 최대 스터핑 바이트들의 수에 대응하는 것 으로서 상술되었지만, 레지스터(434)에 의해 보유된 바이트 카운트값은 화상 레코드를 따를 수 있는 바이트들의 수가 되도록 고려될 수 있다. 이것은 화상 그룹 레코들 또는 시퀀스 레코드들보다 훨씬 많은 화상 레코드들이 존재하기 때문이다. 다른 레지스터들은 다른 형태의 레코드를 위한 제로값의 바이트 카운트 값들을 보유하도록 제공될 수 있다는 것이 고려된다. 게다가, 시작 코드 검출 엔진은 시작 코드들 이외에 또는 이 시작 코드들 대신에 중지 코드들을 검출할 수 있고 카운트 값들을 적절하게 조정할 수 있다.

비록 본 발명이 전형적인 실시예에 관해서 설명되었지만, 첨부된 청구범위의 영역내에서 상술된 바와같이 샐행될 수 있다는 것이 고려된다.

Claims

이동 화상 전문가 그룹(MPEG)에 의해 규정된 표준(MPEG-2)을 따라서 엔코딩된 신호들을 디코딩하는 비디오 신호 디코더로서, 상기 엔코딩된 비디오 신호는 스터핑 데이터, 즉 고정된 레이트 비트 스트림으로서 상기 엔코딩된 신호를 제공하기 위하여 상기 엔코딩된 신호에 부가되는 제로 값의 비트들의 버스트들을 포함하는, 상기 비디오 신호 디코더에 있어서,

상기 엔코딩된 비디오 신호를 수신하는 터미널과,

각각의 제로값의 바이트들을 식별하기 위하여 상기 수신되어 엔코딩된 비디오 신호를 모니터하는 제로 바이트 검출기와,

제로값의 바이트들의 시퀀스가 스터핑 데이터에 대응하는지를 결정하기 위하여 상기 제로 바이트 검출기에 의해 식별된 상기 각각의 제로값의 바이트들을 카운트하는 카운터와,

상기 카운터가 상기 제로값의 바이트들의 시퀀스가 스터핑 데이터에 대응한다라고 결정할 때, 상기 제로값의 바이트들의 시퀀스에서의 상기 제로값의 바이트들의 통과를 차단하는 수단을 구비하는 비디오 신호 디코더.
제1항에 있어서,

슬라이스 시작 코드들을 식별하기 위하여 상기 수신되어 엔코딩된 비디오 신호를 모니터하는 시작 코드 식별기와,

슬라이스 시작 코드를 식별하는 상기 시작 코드 식별기에 응답하여, 소정수의 각각의 제로값의 바이트들을 카운트하도록 상기 카운터를 세팅시켜 상기 카운트 값보다 큰 다수의 바이트들을 갖는 상기 슬라이스 시작 코드 다음의 제로값의 바이트들의 시퀀스를 스터핑 바이트들로서 식별하는 프로그래밍 수단을 더 구비하는 비디오 신호 디코더.
제2항에 있어서,

상기 시작 코드 식별기는 슬라이스 시작 코드들에 대응하지 않는 시작 코드들을 다른 시작 코드들로서 식별하고 상기 프로그래밍 수단은 시퀀스가 부가적인 소정수 보다 큰 다수의 바이트들을 갖는 경우 상기 다른 시작 코드들중 하나의 시작 코드가 제로값의 바이트들의 시퀀스를 스터핑 바이트들로서 식별하기 위하여 검출될 때 상기 소정수와 다른 상기 부가적인 소정수를 카운트하도록 상기 카운터를 세팅하는 비디오 신호 디코더.
제3항에 있어서,

상기 프로그래밍 수단은 마이크로프로세서에 결합되는 제1 및 제2 레지스터들을 구비하여 상기 소정수 및 상기 부가적인 소정수를 수신하며, 상기 마이크로프로세서는 상기 소정수 또는 상기 부가적인 소정수를 변경하도록 제어될 수 있는 비디오 신호 디코더.
이동 화상 전문가 그룹(MPEG)에 의해 규정된 표준(MPEG-2)을 따라서 엔코딩되는 신호들을 디코딩하는 비디오 신호 디코더에서 메모리 액세스들을 감소시키는 방법으로서, 상기 엔코딩된 비디오 신호는 스터핑 데이터, 즉 고정된 레이트 비트 스트림으로서 상기 엔코딩된 신호를 제공하기 위하여 상기 엔코딩된 신호에 부가되는 제로값의 비트들의 버스트들을 포함하는, 상기 메모리 액세스 감소 방법에 있어서,

상기 엔코딩된 비디오 신호를 수신하는 단계와,

각각의 제로값의 바이트들을 식별하기 위하여 상기 수신되어 엔코딩된 비디오 신호를 모니터하는 단계와,

제로값의 바이트들의 시퀀스가 스터핑 데이터에 대응하는지를 결정하기 위하여 제로 바이트 검출기에 의해 식별되는 상기 각각의 제로값의 바이트들을 카운트하는 단계와,

상기 카운터는 상기 제로값의 바이트들의 시퀀스가 스터핑 데이터에 대응한다라고 결정할 때 상기 제로값의 바이트들의 시퀀스에서의 상기 제로값의 바이트들의 통과를 차단하는 단계를 포함하는 메모리 액세스 감소 방법.
제5항에 있어서,

상기 수신되어 엔코딩된 비디오 신호에서 슬라이스 시작 코드들을 식별하는 단계와,

식별된 슬라이스 시작 코드에 응답하여, 상기 바이트들의 수가 카운터 값 보다 큰 경우에만 상기 슬라이스 시작 코드 다음의 제로값의 바이트들의 시퀀스를 스터핑 바이트들로서 식별하기 위하여 소정수의 각각의 제로값의 바이트들을 카운트하도록 상기 카운팅 단계를 위한 카운터 값을 설정하는 단계를 더 포함하는 메모리 액세스 감소 방법.
제6항에 있어서,

상기 시작 코드 식별기는 슬라이스 시작 코드들에 대응하지 않는 시작 코드들을 다른 시작 코드들로서 식별하고 상기 방법은 시퀀스가 부가적인 소정수 보다 큰 수를 갖는 경우에만 상기 다른 시작 코드들중 하나의 코드가 제로값의 바이트들의 시퀀스를 스터핑 바이트들로서 식별하기 위하여 검출될 때 상기 소정수와 다른 상기 부가적인 소정수로 상기 카운터 값을 설정하는 단계를 더 포함하는 메모리 액세스 감소 방법.