KR20000027816A - 커패시터를 구비한 반도체장치 - Google Patents
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Abstract
본 발명은 커패시터를 구비한 반도체장치에 관한 것으로, 특히 이 회로는 구동 신호에 응답하여 설정된 회로 동작을 하는 소자들로 이루어진 주요 회로부와, 주요 회로부의 영역과 소정거리 이격된 부분에 다수개의 모스 커패시터가 어레이 형태로 이루어지며 이 커패시터를 통해서 전하를 충전하는 충전부와, 주요 회로부의 소자와 충전부의 모스 커패시터를 상호 연결하는 연결용 배선을 구비한 것을 특징으로 한다. 따라서, 본 발명은 고집적화에 따른 소자 구현시 커패시터의 면적을 줄일 수 있을 뿐만 아니라 추가의 커패시터 제조 공정이 요구되지 않기 때문에 반도체장치의 신뢰성을 높일 수 있다.
Description
본 발명은 반도체장치의 커패시터를 구비한 반도체장치에 관한 것으로서, 특히 모스(Metal Oxide Silicon: MOS) 구조의 커패시터를 사용하여 제조 공정의 단계를 줄일 수 있을 뿐만 아니라 고직접화 소자의 구현을 달성할 수 있는 커패시터를 구비한 반도체장치에 관한 것이다.
최근의 반도체장치는 대용량 및 고속화를 달성하기 위한 경향에 따라 고집적화되어 가고 있다.
도 1은 통상적인 전압 보상형 커패시터를 구비한 반도체장치를 나타낸 회로도로서, 이 회로는 전원 전압(Vdd)을 공급받는 제 1트랜지스터(30)와, 제 1트랜지스터(30)로부터 인가된 전하를 충전하는 커패시터(Cboot)와, 제 1트랜지스터(30)와 커패시터(Cboot)의 중간 노드에 걸리는 전압(Vx)에 의해 구동되어 전압 강하를 보상한 안정된 전원 전압(Vdd)을 출력 전압(Vout) 단자에 출력하는 제 2트랜지스터(20), 및 제 2트랜지스터(20)의 출력과 접지 전압(Vss) 단자 사이에 연결되며 입력 전압(Vin)의 레벨에 따라 접지 전압(Vss)을 출력 전압(Vout) 단자에 출력하도록 하거나 제 2트랜지스터(20)의 출력이 출력 전압(Vout) 단자에 출력하도록 제어하는 제 3트랜지스터(30)로 구성된다.
여기서, 제 1 및 제 3트랜지스터(10,20,30)는 엔채널 모스 트랜지스터이며, Cs 및 Cout는 기생 커패시턴스를 나타낸 것이다.
도 2는 도 1에 도시된 회로의 커패시터를 설명하기 위한 수직 단면도로서, 반도체기판(1)의 p- 웰(2) 상부에 형성되며 게이트 절연막, 게이트 전극, 및 소스/드레인을 가지는 제 1 및 제 2트랜지스터(10,20)와, 기판(1) 내에서 소자를 상호 구분하는 소자 분리막(3)과, 소자 분리막(3) 상부에 게이트간 절연막을 사이에 두고 하부 및 상부 전극(4,6)이 형성된 커패시터(Cboot)로 구성된다. 여기서 도면 부호 9는 층간 절연막을 나타내며, 8은 상기 제 1 및 제 2트랜지스터(10,20)의 배선을 나타낸다.
상기와 같이 구성된 반도체장치는 입력 전압(Vin)의 레벨이 로우 레벨일 경우 출력 전압(Vout) 단자에 걸리는 전압 레벨을 전원 전압(Vdd)까지 승압하는 회로인데, 제 2트랜지스터(20)의 게이트에 걸리는 전압(Vx)이 커패시터(Cboot)에 의해 전원 전압(Vdd)보다 약 △Vb(커패시터에 충전된 전압이면서 제 2트랜지스터의 문턱 전압과 동일하도록 조정된 크기)가 크며, 이 전압(Vx)은 제 2트랜지스터(20)가 턴온되는 문턱 전압만큼 보상하기 때문에 출력 단자에는 안정된 전원 전압(Vdd)이 출력되는 것이다.
한편, 이러한 충전 기능을 하는 커패시터(Cboot)는 도 2에 나타난 바와 같이 상부 및 하부 전극(6,4)으로 이루어진 평판 구조를 주로 사용하는데, 집적도가 높아질 경우 커패시터의 면적이 중요한 변수로 작용하게 된다.
이를 위해서 반도체장치는 동일한 커패시턴스를 확보할 수 있으면서 적은 면적 및 제조 공정 단계를 구현할 수 있는 커패시터의 구조가 요구되고 있다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 주요 회로부와 모스 구조의 커패시터들이 어레이 형태로 이루어진 충전부를 따로 구분해서 형성하며, 주요 회로부에서 요구되고 있는 커패시턴스는 충전부의 해당 커패시터와 연결용 배선으로 연결해서 확보하므로써 커패시터 제조 공정의 단계 및 그 면적을 줄일 수 있는 커패시터를 구비한 반도체장치를 제공하는데 있다.
도 1은 통상적인 전압 보상형 커패시터를 구비한 반도체장치를 나타낸 회로도,
도 2는 도 1에 도시된 회로의 커패시터를 설명하기 위한 수직 단면도,
도 3은 본 발명에 따른 커패시터를 구비한 반도체장치의 평면도,
도 4는 본 발명에 따른 전압 보상형 커패시터를 구비한 반도체장치를 나타낸 회로도,
도 5는 도 4에 도시된 회로의 커패시터를 설명하기 위한 수직 단면도.
*도면의 주요 부분에 대한 부호의 설명*
100: 주요 회로부 105: 제 3트랜지스터
110: 제 2트랜지스터 115: 제 1트랜지스터
120: 연결용 배선 140: 충전부
142,144: 커패시터
상기 목적을 달성하기 위하여 본 발명의 장치는 구동 신호에 응답하여 설정된 회로 동작을 하는 소자들로 이루어진 주요 회로부와, 주요 회로부의 영역과 소정거리 이격된 부분에 다수개의 모스 커패시터가 어레이 형태로 이루어지며 이 커패시터를 통해서 전하를 충전하는 충전부와, 주요 회로부의 소자와 충전부의 모스 커패시터를 상호 연결하는 연결용 배선을 구비한 것을 특징으로 한다.
본 발명에 따르면, 주요 회로부와 통상의 모스 구조의 커패시터들이 어레이 형태로 이루어진 충전부를 상호 분리해서 배치하며, 주요 회로부에서 요구되고 있는 커패시턴스는 충전부의 해당 커패시터와 연결용 배선으로 연결해서 사용하기 때문에 커패시터의 제조 공정이 주요 회로부의 모스 트랜지스터 공정과 동일한 단계로 실시할 수 있을 뿐만 아니라 커패시터 면적 또한 축소할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 3은 본 발명에 따른 커패시터를 구비한 반도체장치의 평면도로서, 이 회로는 구동 신호에 응답하여 설정된 회로 동작을 하는 소자들로 이루어진 주요 회로부(100)와, 주요 회로부(100)의 영역과 소정거리 이격된 부분에 모스 커패시터(142,144)가 어레이 형태로 이루어지며 이 커패시터들(142,144)을 통해서 전하를 충전하는 충전부(140)와, 주요 회로부(100)의 소자와 충전부(140)의 모스 커패시터를 상호 연결하는 연결용 배선(120)으로 구성된다.
도 4는 본 발명에 따른 전압 보상형 커패시터를 구비한 반도체장치를 나타낸 회로도로서, 이 회로는 전원 전압(Vdd)을 공급받는 제 1트랜지스터(115)와, 제 1트랜지스터(115)로부터 인가된 전하를 충전하며 모스 커패시터 구조로서 게이트가 제 1트랜지스터(115)에 연결되며 소스와 드레인이 상호 연결된 커패시터(142)와, 제 1트랜지스터(115)와 커패시터(142)의 중간 노드에 걸리는 전압(Vx)에 의해 구동되어 전압 강하를 보상한 안정된 전원 전압(Vdd)을 출력 전압(Vout) 단자에 출력하는 제 2트랜지스터(110), 및 제 2트랜지스터(110)의 출력과 접지 전압(Vss) 단자 사이에 연결되며 입력 전압(Vin)의 레벨에 따라 접지 전압(Vss)을 출력 전압(Vout) 단자에 출력하도록 하거나 제 2트랜지스터(110)의 출력이 출력 전압(Vout) 단자에 출력하도록 제어하는 제 3트랜지스터(105)로 구성된다.
여기서, 제 1 및 제 3트랜지스터(115,110,105)는 엔채널 모스 트랜지스터이며, Cs 및 Cout는 기생 커패시턴스를 나타낸 것이다.
상기와 같이 구성된 본 발명의 전압 보상형 커패시터를 구비한 반도체장치의 동작은 종래 기술인 도 1에서 설명한 회로 동작과 동일하기 때문에 그 구조만을 설명하기로 한다. 도 3을 참조하면 제 1 및 제 3트랜지스터(115,110,105)는 주요 회로부(100) 영역에 배치되어 있는 반면에 커패시터(142)는 충전부(140) 영역에 배치되어 있고, 연결용 배선(120)을 통해서 제 1 트랜지스터(115)의 드레인과 제 2 트랜지스터(110)의 게이트 부분이 함께 커패시터(142)의 어느 한 전극에 연결되어 있다. 또한, 커패시터(142)의 다른 전극에는 출력 전압 단자(Vout)가 연결되어 있으며 제 3트랜지스터(105)의 소스가 연결되어 있다.
도 5는 도 4에 도시된 회로의 커패시터를 설명하기 위한 수직 단면도로서, 이 구조는 주요 회로부(100) 영역과 충전부(140) 영역에 각각 형성되는 소자들 중에서 설명의 간략화를 위해 선택된 몇 개의 소자들만을 도시한 것이다.
우선, 반도체기판(101)의 주요 회로부(100) 영역에 해당하는 p- 웰(103)에는 게이트 절연막, n형 불순물이 고농도로 주입된 게이트 전극과, n형 불순물이 고농도로 주입된 소스/드레인을 가지는 제 2 및 제 3 트랜지스터(110,105)가 있으며, 기판(101) 내에서 소자를 상호 구분하는 소자 분리막(102)을 사이에 두고 상기 p- 웰(103)과 인접하면서 충전부(140) 영역에 해당하는 n- 웰(104)에는 게이트 절연막, p형 불순물이 고농도로 주입된 게이트 전극과, n형 불순물이 고농도로 주입된 소스/드레인을 가지는 모스 커패시터 구조로 이루어졌으며 어레이 형태를 가지는 다수개의 커패시터(142,144)로 구성된다.
여기서 도면 부호 105는 층간 절연막을 나타내며, 106은 상기 제 2 및 제 3트랜지스터(110,105)와 상기 커패시터(142,144)의 배선을 나타낸다.
그리고, 주요 회로부(100)의 영역에 형성된 제 2트랜지스터(110)의 소스는 전원 전압(Vdd) 단자, 게이트 전극은 충전부(140)에 연결할 연결용 배선(120)에 각각 연결되어 있으며 제 2트랜지스터(110) 및 제 3트랜지스터(105)의 드레인과 소스로 사용되는 부분은 출력 전압(Vout) 단자에 연결되어 있다. 제 3트랜지스터(105)의 게이트 전극은 입력 전압(Vin) 단자, 드레인은 접지 전압(Vss) 단자에 각각 연결되어 있음을 알 수 있다.
또한, 충전부(140)의 영역에 형성된 커패시터들(142,144)은 각 게이트 전극에 주요 회로부(100)에 연결할 연결용 배선(120)에 각각 형성되어 있으며 n- 웰(104)에 걸리는 바이어스를 출력하기 위해 상기 웰(104)보다 농도가 높은 각 소스/드레인에는 출력 전압(Vout) 단자가 연결되어 있음을 알 수 있다.
상기한 바와 같이, 본 발명은 주요 회로부에 분리해서 커패시터 동작을 수행하는 모스 커패시터를 어레이 형태로 구성하고, 이 주요 회로부에서 요구하는 커패시턴스를 이 모스 커패시터 어레이 중에서 해당 커패시터에 배선을 통해서 연결하므로서, 고집적화에 따른 소자 구현시 커패시터의 면적을 줄일 수 있을 뿐만 아니라 추가의 커패시터 제조 공정이 요구되지 않기 때문에 반도체장치의 신뢰성을 높일 수 있는 효과가 있다.
Claims (2)
- 구동 신호에 응답하여 설정된 회로 동작을 하는 소자들로 이루어진 주요 회로부;상기 주요 회로부의 영역과 소정거리 이격된 부분에 다수개의 모스 커패시터가 어레이 형태로 이루어지며 이 커패시터를 통해서 전하를 충전하는 충전부; 및상기 주요 회로부의 소자와 상기 충전부의 모스 커패시터를 상호 연결하는 연결용 배선을 구비한 것을 특징으로 하는 커패시터를 구비한 반도체장치.
- 제 1항에 있어서, 상기 커패시터는 반도체기판 상부에 절연막, 및 도전층이 순차 적층된 구조로 이루어진 것을 특징으로 하는 커패시터를 구비한 반도체장치.
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