KR20000025859A

KR20000025859A - 자동 이득 제어 회로

Info

Publication number: KR20000025859A
Application number: KR1019980043120A
Authority: KR
Inventors: 손영순
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1998-10-15
Filing date: 1998-10-15
Publication date: 2000-05-06
Also published as: KR100280506B1

Abstract

본 발명은 자동 이득 제어 회로에 관한 것으로, 종래의 무선통신 시스템에서 송수신 전력의 적절한 레벨을 조절하는 자동 이득 제어 회로에 있어서 바이씨모스(BiCMOS) 또는 바이폴라 접합 트랜지스터(BJT)를 이용하여 지수함수 특성을 갖는 이득 제어 전압을 출력함으로써, 제조원가가 상승하고 전력소모가 심한 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 지수함수 특성을 갖는 이득 제어 전압을 출력하여 외부 제어 전압에 대한 전력이득의 선형성을 유지함에 있어서 씨모스 및 서브 피엔피 트랜지스터를 사용함으로써, 제조원가 및 전력 소모를 절감하는 효과가 있다.

Description

자동 이득 제어 회로

본 발명은 자동 이득 제어 회로에 관한 것으로, 특히 무선통신 시스템에서 송수신 전력의 적절한 레벨을 조절하는 자동 이득 제어 회로에 있어서 씨모스(CMOS) 및 서브 피엔피(Sub PNP) 트랜지스터를 이용하여 지수(Exponential)함수 특성을 갖는 이득 제어 전압을 출력하여 로그(Log)함수 특성을 갖는 전력 이득을 선형(Linear)적으로 출력하도록 한 자동 이득 제어 회로에 관한 것이다.

일반적인 코드 분할 다중 접속 방식(CDMA : Code Division Multiple Access)의 무선통신 시스템에서 자동 이득 제어 회로는 단말기와 기지국간의 거리가 멀어지면 이득 제어 전압의 출력을 높여 큰 전력의 신호를 출력하고, 반대로 가까워지면 상기 이득 제어 전압의 출력을 낮춰 적은 전력의 신호를 출력함으로써, 상기 기지국과 단말기간의 전력소모를 조절하는 회로이다.

도 1은 종래 일반적인 무선 통신 시스템에서 증폭 회로의 구성을 보인 블록도로서, 이에 도시된 바와 같이 입력신호(Vin)를 이득 제어 전압(Vcont)에 따라 증폭하여 출력하는 제1 증폭부(10)와; 상기 제1 증폭부(10)의 출력신호를 입력받아 원하는 주파수의 신호만을 선택하여 출력함과 동시에 노이즈를 제거하는 대역필터(20)와; 상기 이득 제어 전압(Vcont)에 따라 상기 대역필터(20)의 출력신호를 증폭하여 출력하는 제2 증폭부(30)와; 외부 제어 전압(VAGC)을 인가받아 상기 제1,제2 증폭부(10)(30)의 증폭이득을 제어하는 이득 제어부(40)로 구성된다.

상기 이득 제어부(40)는 도 2에 도시된 바와 같이 연산증폭기(OPA)의 비반전단자(+)는 애노드가 접지에 연결된 제1 다이오드(D1)의 캐소드에 연결되고, 상기 연산증폭기(OPA)의 반전단자(-)가 제1 저항(R1)을 통해 외부 제어 전압(VAGC)에 연결됨과 동시에 제2 저항(R2)을 통해 캐소드가 상기 연산증폭기(OPA)의 출력단과 연결된 제2 다이오드(D2)의 애노드에 연결되어 구성되며, 이와같이 구성된 종래 기술에 따른 동작과정을 도 3 및 도 4를 참조하여 상세히 설명하면 다음과 같다.

우선, 무선 통신 시스템에서 자동 이득 제어 회로의 입력전압(Vin)은 단일 중간 주파수 신호로서, 이를 인가받은 제1 증폭기(10)는 이득 제어부(40)의 이득 제어 전압(Vcont)에 따라 증폭하여 출력하게 된다.

그리고, 상기 제1 증폭기(10)의 출력신호를 입력받은 대역필터(20)는 원하는 주파수 신호를 선택함과 동시에 노이즈를 제거하여 출력하고, 이를 입력받은 제2 증폭기(30)는 상기 이득 제어부(40)의 이득 제어 전압(Vcont)에 따라 증폭하여 출력하게 된다.

여기서, 상기 이득 제어부(40)의 연산증폭기(OPA)는 반전단자(-)로 제1 저항(R1)을 통해 상기 외부 제어 전압(VAGC)을 인가받고, 비반전단자(+)는 제1 다이오드(D1)를 통해 접지된다.

따라서, 상기 외부 제어 전압(VAGC)은 제1,제2 저항(R1)(R2) 및 제2 다이오드(D2)를 통해 상기 연산증폭기(OPA)의 출력단으로 인가되므로, 상기 제2 다이오드(D2)를 통해 흐르는 전류(ID2)는 이 된다.

그러므로, 상기 이득 제어부(40)의 이득 제어 전압(Vcont)은 이 되고, 이때, 상기 외부 제어 전압(VAGC)은 상기 제1 저항(R1)에 인가되는 전압이므로, 상기 이득 제어 전압(Vcont)은 아래의 식(1)을 만족하게 된다.

……… (1)

즉, 상기 이득 제어 전압(Vcont)은 도 3과 같이 상기 외부 제어 전압(VAGC)에 대해 지수함수적으로 증가하게 된다.

또한, 상기 이득 제어부(40)의 지수함수적인 이득 제어 전압(Vcont)을 인가받은 상기 제1,제2 증폭기(10)(30)는 각각 입력전압을 지수함수적으로 증폭하여 출력하게 되므로, 이에 상기 제1,제2 증폭기(10)(30)의 전력이득(PG)은

PG = 20log ( ) - (필터 이득 손실)이므로, 상기 제1,제2 증폭기(10)(30)는 선형적으로 증폭동작을 수행하게 된다.

따라서, 상기 코드 분할 다중 접속 방식의 무선통신 시스템은 전력 레벨로 그 송수신 신호의 크기를 조절하므로, 상기 자동 이득 제어 회로에서 전력이득(PG)은 도 4와 같이 상기 외부 제어 전압(VAGC)에 대해 선형성을 유지하게 된다.

상기와 같이 종래의 무선통신 시스템에서 송수신 전력의 적절한 레벨을 조절하는 자동 이득 제어 회로에 있어서 바이씨모스(BiCMOS) 또는 바이폴라 접합 트랜지스터(BJT)를 이용하여 지수함수 특성을 갖는 이득 제어 전압을 출력함으로써, 제조원가가 상승하고 전력소모가 심한 문제점이 있었다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 씨모스 및 서브 피엔피 트랜지스터를 이용하여 지수함수 특성을 갖는 이득 제어 전압을 출력하여 로그함수 특성을 갖는 전력 이득을 선형적으로 출력하도록 한 자동 이득 제어 회로를 제공함에 그 목적이 있다.

도 1은 종래 일반적인 무선 통신 시스템에서 증폭 회로의 구성을 보인 블록도.

도 2는 도 1에서 이득 제어부의 구성을 보인 회로도.

도 3은 도 1에서 외부 제어 전압 및 이득 제어 전압의 관계를 보인 도.

도 4는 도 2에서 외부 제어 전압 및 전력이득의 관계를 보인 도.

도 4는 본 발명 자동 이득 제어 회로의 구성을 보인 회로도.

***도면의 주요 부분에 대한 부호의 설명***

R1 ∼ R5 : 저항 C1 : 커패시터

NM1,NM2 : 엔모스 트랜지스터 OPA : 연산증폭기

QP : 피타입 바이폴라 트랜지스터

상기와 같은 목적을 달성하기 위한 본 발명의 구성은 외부 제어 전압은 제1 저항을 통해 연산증폭기의 비반전단자에 연결함과 아울러 제2 저항을 통해 콜렉터를 접지에 연결한 피타입 바이폴라 트랜지스터의 이미터에 연결하고, 상기 연산증폭기의 반전단자와 출력단사이에 제3 저항과 커패시터를 병렬연결하고, 전원전압이 전류원을 통해 제1 엔모스 트랜지스터의 게이트 및 드레인에 공통 접속함과 아울러 제2 엔모스 트랜지스터의 게이트 및 상기 피타입 바이폴라 트랜지스터의 베이스에 연결하고, 상기 제1,제2 엔모스 트랜지스터의 소오스는 각각 접지에 연결하고, 전원전압은 제4 저항 및 제1 노드를 통해 상기 제2 엔모스 트랜지스터의 드레인에 연결함과 아울러 제5 저항을 통해 상기 연산증폭기의 반전단자에 연결하여 구성된 것을 특징으로 한다.

이하, 본 발명에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 5는 본 발명 자동 이득 제어 회로의 구성을 보인 회로도로서, 이에 도시한 바와 같이 외부 제어 전압(VAGC)은 제1 저항(R1)을 통해 연산증폭기(OPA)의 비반전단자(+)에 연결함과 아울러 제2 저항(R2)을 통해 콜렉터를 접지에 연결한 피타입 바이폴라 트랜지스터(QP)의 이미터에 연결하고, 상기 연산증폭기(OPA)의 반전단자(-)와 출력단사이에 제3 저항(R3)과 커패시터(C1)를 병렬연결하고, 전원전압(VDD)이 전류원(ISS)을 통해 제1 엔모스 트랜지스터(NM1)의 게이트 및 드레인에 공통 접속함과 아울러 제2 엔모스 트랜지스터(NM2)의 게이트 및 상기 피타입 바이폴라 트랜지스터(QP)의 베이스에 연결하고, 상기 제1,제2 엔모스 트랜지스터(NM1)(NM2)의 소오스는 각각 접지에 연결하고, 전원전압(VSS)은 제4 저항(R4) 및 제1 노드(A)를 통해 상기 제2 엔모스 트랜지스터(NM2)의 드레인에 연결함과 아울러 제5 저항(R5)을 통해 상기 연산증폭기(OPA)의 반전단자(-)에 연결하여 구성하며, 이와 같이 구성한 본 발명에 따른 동작과정을 설명한다.

먼저, 전류원(ISS)에 일정한 전류가 흐르는 경우, 제1 엔모스 트랜지스터(NM1)를 통해 흐르는 전류(I1)는 상기 전류원(ISS)을 통해 인가되는 전류(ISS)에서 피타입 바이폴라 트랜지스터(QP)의 게이트에 인가되는 전류(IB)를 뺀 전류가 흐르고, 상기 제1,제2 엔모스 트랜지스터(NM1)(NM2)는 전류 미러(Current Mirror)가 되므로 상기 제2 엔모스 트랜지스터(NM2)에 흐르는 전류(I2)는 상기 제1 엔모스 트랜지스터(NM1)를 통해 흐르는 전류(I1)와 같다.

따라서, 상기 피타입 바이폴라 트랜지스터(QP)의 게이트에 인가되는 전류(IB)와 제5 저항(R5)을 통해 연산증폭기(OPA)에 인가되는 전류(Icont)가 같아지므로, 이득 제어 전압(Vcont)은 제3,제5 저항(R3)(R5)에 의해 제1 노드(A)의 전압(VA)을 분배한 값( )을 갖는다.

여기서, 상기 제1 노드(A)의 전압(VA)은 상기 제5 저항(R5)과 이를 통해 인가되는 전류(Icont)의 곱이고, 상기 전류(Icont)와 전류(IB)가 같으므로, 상기 이득 제어 전압(Vcont)은 제3 저항(R3)과 전류(IB)의 곱한 값을 갖는다.

그리고, 상기 전류(IB)는 이고, 여기서, 상기 IBo는 상기 피타입 바이폴라 트랜지스터(QP)의 베이스 역포화 전류이고 VBE는 베이스와 이미터간의 전압으로, 상기 베이스-이미터 전압(VBE)은 상기 외부 제어 전압(VAGC)에 따라 변한다.

따라서, 상기 이득 제어 전압(Vcont)은 상기 피타입 바이폴라 트랜지스터(QP)의 베이스 전류 특성을 이용하여 상기 외부 제어 전압(VAGC)에 대해 지수함수특성을 갖게 되므로, 상기 제1,제2 증폭기(10)(30)의 전력이득(PG)은 상기 외부 제어 전압(VAGC)에 대해 선형성을 유지한다.

상기에서 상세히 설명한 바와 같이, 본 발명은 지수함수 특성을 갖는 이득 제어 전압을 출력하여 외부 제어 전압에 대한 전력이득의 선형성을 유지함에 있어서 씨모스 및 서브 피엔피 트랜지스터를 사용함으로써, 제조원가 및 전력소모를 절감하는 효과가 있다.

Claims

외부 제어 전압은 제1 저항을 통해 연산증폭기의 비반전단자에 연결함과 아울러 제2 저항을 통해 콜렉터를 접지에 연결한 피타입 바이폴라 트랜지스터의 이미터에 연결하고, 상기 연산증폭기의 반전단자와 출력단 사이에 제3 저항과 커패시터를 병렬연결하고, 전원전압이 전류원을 통해 제1 엔모스 트랜지스터의 게이트 및 드레인에 공통 접속함과 아울러 제2 엔모스 트랜지스터의 게이트 및 상기 피타입 바이폴라 트랜지스터의 베이스에 연결하고, 상기 제1,제2 엔모스 트랜지스터의 소오스는 각각 접지에 연결하고, 전원전압은 제4 저항 및 제1 노드를 통해 상기 제2 엔모스 트랜지스터의 드레인에 연결함과 아울러 제5 저항을 통해 상기 연산증폭기의 반전단자에 연결하여 구성된 것을 특징으로 하는 자동 이득 제어 회로.