KR20000024641A

KR20000024641A - Accumulator having pipe line structure

Info

Publication number: KR20000024641A
Application number: KR1020000009414A
Authority: KR
Inventors: 이기운; 이선근; 장용수
Original assignee: 주진용; 아이디어플라자 주식회사
Priority date: 2000-02-25
Filing date: 2000-02-25
Publication date: 2000-05-06

Abstract

PURPOSE: An accumulator having a pipeline structure is provided to reduce the number of constructed components by designing a controller for substituting the function of registers disposed at a previous stage of an adder. CONSTITUTION: An accumulator having a pipeline structure comprises N adders(110), a controller (120), and a register stage(130). The N adders(110) performs an N-bit operation, and the controller is disposed at a previous stage of each adder, and performs such a function that data is sequentially transferred to each adder. The register stage(130) is disposed at the next stage of each adder, and performs such a function of storing and transferring resultant values accumulated by the adder. The controller(120) includes a plurality of registers(121) and a ring counter(122). The registers are disposed at a previous stage so as to correspond to the adders, respectively, and store input data. The stored data is transferred to a corresponding adder when a clock signal is input. The ring counter generates the clock signal for controlling each register.

Description

Accumulator having pipe line structure

본 발명은 파이프라인 구조를 갖는 어큐뮬레이터레 관한 것으로서, 보다 상세하게는 반도체 소자의 설계분야에 적용되어 링카운터를 이용하여 구성을 간단히 함으로써 에너지의 소모를 줄이고, 동작시 과다열의 발생을 감소시킬 수 있도록 한는 파이프라인 구조를 갖는 어큐뮬레이터에 관한 것이다.The present invention relates to an accumulator having a pipeline structure, and more particularly, to be applied to the field of designing semiconductor devices to simplify the configuration by using a ring counter to reduce energy consumption and reduce excessive heat during operation. One relates to an accumulator with a pipeline structure.

일반적으로, 어큐뮬레이터(accumulator)는 연산장치에 있는 레지스터로, 4칙연산, 논리연산 등의 결과를 기억하기 위하여 사용되는데, 통상적으로 어느 수치가 기억되어 있을 때 새로운 수치가 들어오면 앞에 들어 있던 수치와의 대수합이 바뀌어서 기억된다.In general, an accumulator is a register in an operation unit. It is used to store the results of four rules, logical operations, and so on. The logarithm of is changed and remembered.

도 1은 종래 기술에 의하여 일정한 값을 누적하기 위해 연속적으로 연결된 가산기를 사용하는, 파이프라인 구조를 갖는 어큐뮬레이터의 구성을 나타내는 도면이다.1 is a view showing the configuration of an accumulator having a pipelined structure, using a series of connected adders to accumulate a constant value according to the prior art.

도 1을 참조하면, 참조번호 10은 N비트의 연산을 수행하기 위한 N개의 가산기를 나타내고, 20은 각 가산기(10)의 전단에 배치되어 데이터의 전달을 수행하는 제1 레지스터단을 나타내고, 30은 각 가산기(10)의 후단에 배치되어 데이터의 전달을 수행하는 제2 레지스터단을 나타낸다.Referring to FIG. 1, reference numeral 10 denotes N adders for performing N-bit operations, 20 denotes a first register stage disposed at the front of each adder 10 to transfer data, and 30 Denotes a second register stage arranged at the rear end of each adder 10 to perform data transfer.

이때, 상기 각 가산기(10)에는 그 출력을 다시 가산기(10)로 궤환시켜 계속해서 누적시키는 기능을 수행하는 제1 레지스터(11)와, 상기 각 가산기(10)에서 발생한 캐리를 받아서 전파 지연 시간을 단축하고 다음의 가산기로 전달하는 기능을 수행하는 제2 레지스터(12)가 구비된다.At this time, each adder 10 has a first register 11 which performs a function of continuously returning its output to the adder 10 and accumulates it continuously, and a propagation delay time by receiving a carry generated from each adder 10. A second register 12 is provided for shortening and delivering to the next adder.

또한, 상기 제1 레지스터단(20)에는 데이터를 제1 가산기, 제2 가산기 등으로 순차적으로 데이터를 전달하는 기능을 수행할 수 있도록 다수의 레지스터가 연속적으로 나열되어 구성된다.In addition, the first register stage 20 includes a plurality of registers arranged in succession so as to perform a function of sequentially transferring data to the first adder, the second adder, and the like.

또한, 상기 제2 레지스터단(30)에도 각 가산기(10)에 의해 누적된 결과값들을 저장해 전송하는 기능을 수행할 수 있도록 다수의 레지스터가 연속적으로 나열되어 구성된다.In addition, a plurality of registers are sequentially arranged in the second register stage 30 so as to perform a function of storing and transmitting the result values accumulated by each adder 10.

상기와 같은 구성을 갖는 종래 기술의 어큐뮬레이터는, 여러 개의 연속된 가산기(10)가 연결되어 구성되는데, 캐리의 전파 지연 시간, 홀드-바이올레이션타임 즉, 레지스터가 최소한 값을 유지해야 하는 시간, 셋업타임 즉, 레지스터에 값이 들어오기 전에 미리 값이 대기해야 하는 최소시간 등을 야기하는 문제점으로 인하여 전체적인 시스템의 속도가 저하되는 원인이 되었다.The accumulator of the related art having the above configuration is configured by connecting several successive adders 10, the propagation delay time of the carry, the hold-violation time, i.e., the time at which the register should maintain a minimum value, the setup The problem of time, that is, the minimum time that a value must wait before a value enters a register, causes the overall system to slow down.

즉, 파이프라인을 사용하기 전에는 가산기가 모두 연산을 끝마칠 때까지 기다려야 하므로 전체시스템의 속도가 낮아질 수밖에 없었다. 그러나, 상기 도 1에서는 각 가산기(10)의 사이에 제2 레지스터(12)를 두어 하나의 가산기가 연산을 마칠 때까지의 속도로 전체시스템이 속도를 향상시키는 방법이 사용되고 있다.In other words, before using the pipeline, all the adders had to wait for the operation to complete, which inevitably slowed down the overall system. However, in FIG. 1, a method is used in which the entire system improves the speed at a speed until one adder completes the operation by placing a second register 12 between each adder 10. FIG.

그러나, 이러한 방법은 속도의 개선은 가져왔으나, 레지스터의 수적 증가로 많은 에너지 손실과 과다한 열을 발생시키기 때문에 저전력의 추세에 큰 장애가 되는 문제점이 발생한다.However, this method has improved the speed, but since the number of resistors generates a lot of energy loss and excessive heat, there is a problem that is a big obstacle to the trend of low power.

특히, 요즘은 반도체의 소형화 추세에 있기 때문에 배터리를 소형화하기 위해서는 더욱 저에너지 손실로 내려가야 하는데, 많은 에너지 손실은 장시간의 사용을 억제시키는 요인이 되는 문제점이 발생한다.In particular, these days, due to the trend of miniaturization of semiconductors, in order to miniaturize a battery, a lower energy loss must be lowered, and a lot of energy loss causes a problem of suppressing long-term use.

또한, 동작시 과다열이 발생되어 디바이스의 오동작이 발생되기 때문에 동작에 대한 제품의 신뢰성이 저하되는 동시에 시스템의 수명이 단축되는 문제점이 발생한다.In addition, since excessive heat is generated during operation, thereby causing malfunction of the device, the reliability of the product with respect to the operation is lowered and the life of the system is shortened.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출한 것으로서, 그 목적은 가산기의 앞단에 오는 레지스터들의 기능을 대신 수행할 수 있는 제어부를 설계함으로써 구성요소를 줄여 반도체 소자의 설계를 간단화하고, 에너지 손실과 과다한 열발생을 억제시켜 제품의 수명을 연장시킬 수 있는 파이프라인 구조를 갖는 어큐뮬레이터를 제공하는데 있다.The present invention has been made to solve the above problems of the prior art, the object of which is to simplify the design of the semiconductor device by reducing the components by designing a control unit that can perform the function of the registers coming in front of the adder instead In addition, to provide an accumulator having a pipeline structure that can extend the life of the product by suppressing energy loss and excessive heat generation.

도 1은 종래 기술에 의한 파이프라인 구조를 갖는 어큐뮬레이터의 구성을 나타내는 도면,1 is a view showing the configuration of an accumulator having a pipeline structure according to the prior art,

도 2는 본 발명에 의하여 링카운터를 이용한 파이프라인 구조를 갖는 어큐뮬레이터의 구성을 나타내는 도면.2 is a view showing the configuration of an accumulator having a pipeline structure using a ring counter according to the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

110 : 가산기 111 : 제1 레지스터110: adder 111: first register

112 : 제2 레지스터 120 : 제어부112: second register 120: control unit

121 : 제3 레지스터 122 : 링카운터121: third register 122: ring counter

130 : 제2 레지스터단130: second register stage

상기와 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, N비트의 연산을 수행하기 위한 N개의 가산기와, 상기 각 가산기의 전단에 배치되어 데이터가 각 가산기에 순차적으로 전달되도록 하는 기능을 수행하는 제어부와, 상기 각 가산기의 후단에 배치되어 가산기에 의해 누적된 결과값들을 저장해 전송하는 기능을 수행하는 레지스터단을 포함하는 파이프라인 구조를 갖는 어큐뮬레이터에 있어서,According to a feature of the present invention for achieving the above object, N adders for performing N-bit operation, and arranged in front of each adder to perform a function to sequentially transmit data to each adder An accumulator having a pipeline structure including a control unit and a register stage disposed at a rear end of each adder to store and transmit result values accumulated by the adder.

상기 제어부에는 각 가산기의 전단에 일대일로 대응되도록 배치되어 입력된 데이터를 저장하고 있다가 클럭신호가 입력되면 상기 각 가산기로 전달하는 다수의 레지스터와, 상기 각 레지스터를 제어하기 위한 클럭신호를 발생시키는 링카운터가 구비된 파이프라인 구조를 갖는 어큐뮬레이터를 제공한다.The control unit stores one-to-one correspondence in front of each adder and stores the input data. When a clock signal is input, the controller generates a plurality of registers transmitted to each adder and generates a clock signal for controlling each register. Provided is an accumulator having a pipeline structure with a ring counter.

본 발명의 상술한 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해, 첨부된 도면을 참조하여 후술되는 본 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.The above objects and various advantages of the present invention will become more apparent from the preferred embodiments of the present invention described below with reference to the accompanying drawings by those skilled in the art.

이하, 본 발명에 따른 바람직한 일 실시예를 첨부도면을 참조하여 상세히 설명한다.Hereinafter, a preferred embodiment according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 의하여 링카운터를 이용한 파이프라인 구조를 갖는 어큐뮬레이터의 구성을 나타내는 도면이다.2 is a view showing the configuration of an accumulator having a pipeline structure using a ring counter according to the present invention.

도 2를 참조하면, 종래 기술과 동일하게 다수의 가산기(110)와, 상기 각 가산기(110)의 후단에 배치되어 데이터의 전달을 수행하는 제2 레지스터단(130)을 구비한다. 이 경우에도 상기 각 가산기(110)에는 그 출력을 다시 가산기(110)로 궤환시켜 계속해서 누적시키는 기능을 수행하는 제1 레지스터(111)와, 상기 각 가산기(110)에서 발생한 캐리를 받아서 전파 지연 시간을 단축하고 다음의 가산기로 전달하는 기능을 수행하는 제2 레지스터(112)가 구비된다.Referring to FIG. 2, a plurality of adders 110 and a second register stage 130 disposed at a rear end of each adder 110 to transfer data are provided as in the related art. Even in this case, each adder 110 receives a first register 111 that performs a function of continuously returning its output to the adder 110 and accumulates it, and receives a carry generated from each adder 110 to delay propagation. A second register 112 is provided for shortening the time and transferring the function to the next adder.

그러나, 본 발명에서는 종래 기술과 달리 상기 각 가산기(10)의 전단에 제1 레지스터단(도 1의 20)을 구비하지 않고, 그 역할을 대신하는 제어부(120)를 구비한다. 이때, 상기 제어부(120)에는 각 가산기(110)의 전단에 일대일로 대응되도록 배치되어 입력된 데이터를 저장하고 있다가 클럭신호가 입력되면 상기 각 가산기(110)로 전달하는 다수의 제3 레지스터(121)와, 상기 각 제3 레지스터(121)를 제어하기 위한 클럭신호를 발생시키는 링카운터(122)가 구비된다.However, in the present invention, unlike the prior art, the control unit 120 does not include the first register stage (20 in FIG. 1) at the front end of each of the adders 10, and replaces the role thereof. In this case, the controller 120 stores one-to-one correspondences at the front end of each adder 110 and stores the input data, and when a clock signal is input, a plurality of third registers (for each adder 110). 121 and a ring counter 122 for generating a clock signal for controlling each of the third registers 121.

즉, 다수의 레지스터를 연속적으로 나열하는 방식을 사용하지 않고 상기 각 가산기(110)로 순차적으로 데이터를 전달하는 기능을 수행하는 링카운터(122)를 이용하는 방식을 사용한다.That is, a method of using a ring counter 122 that performs a function of sequentially transferring data to each adder 110 without using a method of sequentially listing a plurality of registers is used.

결국, 본 발명에서는 링카운터(122)의 원리를 이용하여 레지스터의 클럭을 제어하여 레지스터가 순차적으로 데이터를 전송하도록 함으로써 기존 방식의 파이프라인 구조에서의 많은 레지스터가 하는 기능을 충분히 수행할 수 있도록 하였다.As a result, in the present invention, the register clock is controlled by using the principle of the ring counter 122 so that the register sequentially transmits data, so that the functions of many registers in the conventional pipeline structure can be sufficiently performed. .

이와 같은 동작에 의해 각 가산기(110)의 앞단에 오는 레지스터를 제거할 수 있게 되었다. 이것은 입력이 N비트일 때 가산기 앞단에 오는 레지스터의 수가 N(N+1)/2개에서 2N개로 개선됨을 알 수 있다.By this operation, the registers coming in front of each adder 110 can be removed. This shows that when the input is N bits, the number of registers preceding the adder improves from N (N + 1) / 2 to 2N.

상기와 같은 구성을 갖는 본 발명의 동작을 감략히 설명하면 다음과 같다.Referring to the operation of the present invention having the configuration as described above is as follows.

본 발명에서는 상기 링카운터(122)로 제3 레지스터(121)를 제어하여 데이터를 각 가산기(110)로 전달함으로써 기존의 파이프라인 구조의 제1 레지스터단(도 1의 20)과 같은 기능을 수행 할 수 있도록 하였다.In the present invention, the ring counter 122 controls the third register 121 to transfer data to each adder 110 to perform the same function as the first register stage (20 in FIG. 1) of the existing pipeline structure. I could do it.

즉, 상기 각 제3 레지스터(121)들은 데이터를 순서대로 가산기(110)에 전달하는 일을 수행하는데, 입력되는 데이터를 저장한 후, 클럭이 들어오기 전까지 계속 데이터를 가지고 있다가 상기 링카운터(122)로부터 클럭신호가 입력되면 그 데이터를 가산기(110)에 전송하게 된다.That is, each of the third registers 121 transfers the data to the adder 110 in order. After storing the input data, the third registers 121 keep the data until the clock enters the ring counter. When the clock signal is input from 122, the data is transmitted to the adder 110.

이때, 상기 링카운터(122)는 j-k 플립플롭으로 구성되어져 있는데, 상기 링카운터(122)의 특징은 순차적으로 데이터를 출력하며 다시 그와 같은 기능을 반복하는 것이다. 이러한 특성을 이용하여 제3 레지스터(121)의 클럭을 제어하여 데이터를 각 가산기(110)에 순차적으로 전달한다.At this time, the ring counter 122 is composed of j-k flip-flop, the feature of the ring counter 122 is to output the data in sequence and to repeat the same function again. By using the characteristic, the clock of the third register 121 is controlled to sequentially transfer data to each adder 110.

상기 가산기(110)는 순차적으로 들어온 값과 그 이전값을 저장해둔 제1 레지스터(111)의 값을 가산하고, 거기에서 발생하는 캐리는 제2 레지스터(112)에 저장 후 다음 가산기에 전달된다.The adder 110 adds the sequentially entered value and the value of the first register 111 storing the previous value, and the carry generated therein is stored in the second register 112 and then transferred to the next adder.

이와 같은 본 발명의 응용분야로 프로세서와 같은 칩에서 일정한 값을 누적시키며 어드레스를 억세스하거나, 값을 증가시킬 때 유용하게 사용될 수 있을 것이다. 또한, 통신장비인 디지틀 주파수 합성기에서 위상누적기, 주파수 분주기로 사용되어 전력소모와 열에 대한 발생을 감소시킬 수 있을 것이다. 또한, 어떠한 수학적인 연산과정에서 특히, 계속 일정한 값을 증가 누적시킬 수 있는 기능을 갖는 경우에 적용이 가능한데, 예를 들면, 적분기에서 유용하게 적용할 수 있다.Such an application of the present invention may be useful when accumulating a constant value in a chip such as a processor and accessing an address or increasing a value. In addition, it can be used as a phase accumulator and a frequency divider in a digital frequency synthesizer, which is a communication device, to reduce power consumption and heat generation. In addition, it can be applied in certain mathematical operations, especially in the case of having a function that can continuously increase and accumulate a constant value, for example, it can be usefully applied in the integrator.

본 발명은 특정의 실시예와 관련하여 도시 및 설명하였지만, 첨부된 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도내에서 다양한 개조 및 변화가 가능하다는 것을 당업계에서 통상의 지식을 가진자라면 누구나 쉽게 알 수 있을 것이다.While the invention has been shown and described with respect to particular embodiments, it will be apparent to those skilled in the art that various modifications and changes can be made without departing from the spirit and scope of the invention as indicated by the appended claims. Anyone can grow up easily.

이상에서 설명한 바와 같은 본 발명의 링카운터를 이용하여 가산기의 앞단에 오는 레지스터의 기능을 대신 수행할 수 있도록 함으로써 많은 에너지의 손실을 방지할 수 있으며, 과다한 열발생을 억제시켜 제품의 수명을 연장시킬 수 있는 동시에 제품의 장시간 사용이 가능하게 되는 효과가 있다.By using the ring counter of the present invention as described above, it is possible to perform the function of the resistor coming to the front of the adder instead of preventing a lot of energy loss, and to prevent excessive heat generation to extend the life of the product At the same time there is an effect that can be used for a long time.

또한, 구성요소의 감소로 인하여 반도체 소자를 생산하는 경우에 설계의 편의성을 향상시킬 수 있게 되며, 제품의 생산가를 절감시킬 수 있게 되는 효과가 있다.In addition, it is possible to improve the convenience of design when producing a semiconductor device due to the reduction of the component, there is an effect that can reduce the production cost of the product.

본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 사상과 범위내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 첨부한 특허청구범위에 속한다 할 것이다.Although the invention has been described in detail only with respect to the described embodiments, it will be apparent to those skilled in the art that modifications and variations can be made within the spirit and scope of the invention, and such variations or modifications will belong to the appended claims. .

Claims

N adders for performing N-bit operations, a control unit arranged at the front of each adder so as to sequentially transfer data to each adder, and arranged at a rear end of each adder and accumulated by the adder. In an accumulator having a pipeline structure including a register stage for performing the function of storing and transmitting the resulting results,

The control unit stores one-to-one correspondence in front of each adder and stores the input data. When a clock signal is input, the controller generates a plurality of registers transmitted to each adder and generates a clock signal for controlling each register. Accumulator having a pipeline structure, characterized in that provided with a ring counter.