KR20000022594A

KR20000022594A - 교환 시스템에서 기본 가입자 정합의 유-인터페이스 정합 회로 및 방법

Info

Publication number: KR20000022594A
Application number: KR1019990008618A
Authority: KR
Inventors: 안기혁
Original assignee: 서평원; 엘지정보통신 주식회사
Priority date: 1998-09-18
Filing date: 1999-03-15
Publication date: 2000-04-25
Also published as: KR100323371B1

Abstract

본 발명은 교환 시스템에서 기본 가입자 정합의 U-인터페이스 정합에 관한 것으로, 특히 교환 시스템의 ISDN(Integrated Service Digital Network) 블록에서 SA-BUS를 이용하여 제어보드와 각 BRI(Basic Rate Interface) 보드에 대해 분리된 데이터 전송로를 갖는 U-인터페이스 정합을 제공하도록 한 교환 시스템에서 기본 가입자 정합의 U-인터페이스 정합 회로 및 방법에 관한 것이다.

종래에는 해당 U-인터페이스 정합과, PCM 서브하이웨이 정합 및 슬롯식별번호를 제공하기 위한 하드웨어적인 실선을 별도로 구성하므로 백플레인 설계시 회로 구성이 복잡해지는 단점이 있고, 각 BRI 보드가 SC-BUS를 공통으로 사용하므로 데이터 충돌의 위험성이 있고, 해당 SC-BUS의 전송속도가 낮기 때문에 고속의 데이터 송수신을 구현할 수 없다는 문제점이 있다.

본 발명은 교환 시스템에서 U-인터페이스 정합과 PCM 서브하이웨이 정합을 안정적으로 수행할 수 있는 SA-BUS를 제어보드와 다수의 BRI 보드 사이에 접속함으로써, 백플레인 설계시 회로 구성을 간소화시킴과 동시에 고속의 데이터 송수신을 구현할 수 있고, 각 BRI 보드에 대해 독립적인 전송 데이터 버스를 제공함으로써, 통신시 데이터 충돌을 방지할 수 있는 효과가 있다.

Description

교환 시스템에서 기본 가입자 정합의 유-인터페이스 정합 회로 및 방법{Method And Circuit For U-Interface Junction Of Basic Rate Interface In The Exchange System}

종래의 교환 시스템에서는 ISDN 블록의 기본 가입자 정합(Basic Rate Interface ; 이하, 'BRI'라 칭함)의 U-인터페이스 정합을 위해서 IMP(Integrated Multiprotocol Processor)의 SCC(Serial Communication Controller)를 이용하며, SC-BUS(Serial Communication-BUS)를 통해 제어보드와 계층 3통신을 256Kbps의 전송 속도로 수행하고, PCM 데이터 통신을 위해 별도의 PCM 서브하이웨이를 통해 4.906Mbps의 전송 속도로 PCM 데이터 송수신을 수행한다.

한편, 종래의 교환 시스템에서 BRI U-인터페이스 정합 회로는 첨부된 도면 도 1에 도시된 바와 같이, SC-BUS 인터페이스부(10-1)와 PCM 서브하이웨이(10-2)를 포함하는 제어보드(10)와, 다수 개의 BRI 보드(20)와, 해당 제어보드(10)와 BRI 보드(20)사이에 접속되어, BRI U-인터페이스 정합과 별도의 PCM 정합을 수행하는 SC-BUS(30) 및 PCM 서브하이웨이(40)를 구비하여 이루어진다.

해당 각 BRI 보드(20)는 백플레인(Back plain)상에서 SC-BUS(30)에 공통으로 접속되며, 해당 백플레인상에는 16채널의 BRI 보드(20)가 실장되어 있는데, 해당 제어보드(10)에서 백플레인상에서 실장 또는 탈장된 각 BRI 보드(20)의 위치를 확인하기 위해 첨부된 도면 도 2와 같이, 각 BRI 보드(20)는 4개의 하드웨어적인 실선으로 공통 접속되며, 각 슬롯식별번호(Slot ID)는 4비트(예를들어 0011)로 표현된다.

해당 SC-BUS(30)는 제어보드(10)의 SC-BUS 인터페이스부(10-1)에 접속되는 한편 각 BRI 보드(20)에 공통 접속되어, 해당 제어보드(10)와 통신을 수행하기 위한 호처리 및 시그널링(Signaling)에 이용되는데, 제어보드(10)에서 제공되는 256KHz 클럭신호(SCC-CLK)의 전송라인과, 1ms 프레임 동기신호(SCC-FS)의 전송라인과, 제어보드(10)의 데이터를 전송하기 위한 데이터 버스(SCC-RXD)와, BRI 보드(20)의 데이터를 전송하기 위한 데이터 버스(SCC-TXD) 및 SC-BUS 점유신호(TSCASRTB)의 전송라인으로 구성된다.

해당 PCM 서브하이웨이(40)는 제어보드(10)의 PCM 서브하이웨이 인터페이스부(10-2)에 접속되는 한편 각 BRI 보드(20)에 공통 접속되어, PCM 데이터의 송수신에 이용되는데, 제어보드(10)에서 제공되는 4.096MHz PCM 데이터 클럭신호(MCLK)의 전송라인과, 8KHz 프레임 동기신호(FSB)의 전송라인과, 제어보드(10)의 PCM 데이터를 전송하기 위한 PCM 데이터 버스(PDR) 및 BRI 보드(20)의 PCM 데이터를 전송하기 위한 PCM 데이터 버스(PDX)로 구성된다.

이와 같이 구성된 종래의 교환 시스템에서 BRI U-인터페이스 정합 회로의 동작을 설명하면 다음과 같다.

해당 SC-BUS(30)가 백플레인내에서 모든 BRI 보드(20)에 공통으로 접속되어 있기 때문에, 제어보드(10) 또는 각 BRI 보드(20)는 공통으로 공유하고 있는 SC-BUS 점유신호(TSCASRTB)의 상태를 확인하여 해당 SC-BUS(30)의 점유를 시도한다.

예를 들어, 제1BRI 보드(BRI 보드 #1)가 SC-BUS(30)를 점유하고 있는 상태에서, 제어보드(10)가 SC-BUS(30)를 점유하여 제3BRI 보드(BRI 보드 #3)로 데이터를 전송하는 경우를 살펴보면 다음과 같다.

먼저, 해당 제어보드(10)는 현재 SC-BUS(30)가 사용되고 있는지를 확인하기 위해 SC-BUS 점유신호(TSCASRTB)의 신호레벨을 확인하게 되는데, 이때, 해당 SC-BUS(30)는 제1BRI 보드에 의해 점유되어 있기 때문에 해당 SC-BUS 점유신호(TSCASRTB)는 '로우'레벨이 된다.

따라서, 해당 제어보드(10)는 제1BRI 보드가 SC-BUS(30)의 점유를 해제할 때까지 즉, 해당 SC-BUS 점유신호(TSCASRTB)가 '하이'레벨로 천이할 때까지 해당 SC-BUS(30)의 점유를 보류하고 대기한다.

이후, 해당 제1BRI 보드가 SC-BUS(30)의 점유를 해제하여 SC-BUS 점유신호(TSCASRTB)가 '하이'레벨이 되면, 제어보드(10)는 해당 SC-BUS(30)를 점유한 후, 프레임 동기신호(SCC-FS)가 '하이'레벨을 유지하는 동안 슬롯식별번호(Slot ID) 및 데이터를 데이터 버스(SCC-RXD)를 통하여 제3BRI 보드로 전송하게 된다.

한편, 해당 제어보드(10)와 BRI 보드(20) 사이에 SC-BUS(30)를 통해 데이터를 송수신하기 위해서는 첨부된 도면 도 3에 도시된 타이밍도와 같이, 해당 제어보드(10)로부터 제공되는 프레임 동기신호(SCC-FS)가 '하이'레벨로 유지되는 동안 해당 제어보드(10)와 BRI 보드(20) 사이에 데이터 버스(SCC-TXD, SCC-RXD)를 통해 데이터 송수신을 수행하게 된다.

또한, 종래의 교환 시스템에서 BRI U-인터페이스 정합 회로에서 PCM 서브하이웨이 정합을 위해서는 해당 SC-BUS와 별개의 신호선을 이용하게 되는데, 해당 PCM 서브하이웨이(40)를 통해 4.906Mbps의 PCM 데이터를 송수신하기 위해서는 첨부된 도면 도 4에 도시된 타이밍도와 같이, 제어보드(10)로부터 제공되는 8KHz의 프레임 동기신호(FSB)가 '하이'레벨을 유지하는 동안 해당 제어보드(10)와 각 BRI 보드(20) 사이에 PCM 데이터 버스(PDR, PDX)를 통해 유효한 PCM 데이터 송수신을 수행하게 된다.

상술한 바와 같이, 종래의 교환 시스템에서 BRI U-인터페이스 정합 회로는 제어보드(10)와 각 BRI 보드(20)가 SC-BUS(30)를 점유하여 256Kbps 속도로 데이터를 송수신하고, 별도로 구비된 PCM 서브하이웨이(40)를 통해 4.906Mbps 속도로 PCM 데이터를 송수신한다.

그런데, 종래에는 해당 U-인터페이스 정합과, PCM 서브하이웨이 정합 및 슬롯식별번호를 제공하기 위한 하드웨어적인 실선을 별도로 구성하므로 백플레인 설계시 회로 구성이 복잡해지는 단점이 있다.

그리고, 각 BRI 보드가 SC-BUS를 공통으로 사용하므로 데이터 충돌의 위험성이 있고, 해당 SC-BUS의 전송속도(256Kbps)가 낮기 때문에 고속의 데이터 송수신을 구현할 수 없다는 문제점이 있다.

본 발명은 전술한 바와 같은 문제점을 해결하기 위한 것으로 그 목적은, 교환 시스템에서 U-인터페이스 정합과 PCM 서브하이웨이 정합을 안정적으로 수행할 수 있고, 고속의 데이터 송수신이 가능한 SA-BUS를 포함하는 BRI U-인터페이스 정합 회로를 제공하는데 있다.

본 발명의 다른 목적은, 다수의 BRI 보드에 대해 독립적인 데이터 전송로를 제공함으로써, 통신시 데이터 충돌을 방지할 수 있는 BRI U-인터페이스 정합 회로 및 방법을 제공하는데 있다.

본 발명의 또 다른 목적은, U-인터페이스 정합과 PCM 서브하이웨이 및 슬롯식별번호를 위한 하드웨어적인 구조를 하나로 통합함으로써, 백플레인 설계시 회로 구성을 간소화시킬 수 있는 BRI U-인터페이스 정합 회로 및 방법을 제공하는데 있다.

도 1은 종래의 교환 시스템에서 BRI U-인터페이스 정합 회로의 개략도.

도 2는 도 1에 있어, 각 BRI 보드의 실장위치를 확인하기 위해 공통으로 접속된 하드웨어적인 실선을 나타낸 도면.

도 3은 종래의 SC-BUS를 통해 수행되는 데이터 송수신 타이밍도.

도 4는 종래의 PCM 서브 하이웨이를 통해 수행되는 PCM 데이터 송수신 타이밍도.

도 5는 본 발명에 따른 교환 시스템에서 BRI U-인터페이스 정합 회로의 개략도.

도 6은 본 발명에서 제어보드와 BRI 보드 사이의 SA-BUS 타이밍도.

도 7은 본 발명에서 BRI 보드의 슬롯식별번호를 나타낸 도면.

도 8은 본 발명에서 SA-BUS를 통한 BRI 보드의 슬롯실별번호 기록 타이밍도.

도 9는 본 발명에 따른 BRI 보드로의 데이터 송신 타이밍도.

도 10은 본 발명에 따른 BRI 보드로부터의 데이터 수신 타이밍도.

도 11은 본 발명에 따른 SA-BUS를 통한 데이터 송신 동작 순서도.

도 12는 본 발명에 따른 SA-BUS를 통한 데이터 수신 동작 순서도.

* 도면의 주요 부분에 대한 부호의 설명 *

50 : 제어보드50-1 : SA-BUS 인터페이스부

60 : BRI 보드70 : SA-BUS

상기와 같은 목적을 달성하기 위한 본 발명의 특징은, 기본 가입자 정합 기능을 수행하는 교환 시스템에 있어서, 디지털 가입자 정합을 수행하는 다수 개의 BRI 보드와; 시분할된 제어 데이터를 이용하여 상기 다수의 BRI 보드의 동작 모드를 제어하는 제어보드와; 상기 제어보드와 BRI 보드 사이에 접속되어, 다수의 BRI 보드에 대하여 독립적인 데이터 전송경로를 제공하는 SA-BUS를 포함하는데 있다.

본 발명의 다른 특징은, 각 BRI 보드의 실장 위치를 확인하는 과정과; 데이터를 전송할 BRI 보드의 수신 플래그를 판독하여 BRI 보드 액세스 완료를 나타내는 플래그인지 확인하는 과정과; 판독한 수신 플래그가 BRI 보드 액세스 완료를 나타내는 플래그인 경우 해당 BRI 보드를 기록모드로 설정하여 데이터 길이 정보와 송신 데이터를 전송하는 과정과; 전송된 송신 데이터를 상기 BRI 보드에서 수신하는 과정을 포함하는데 있다.

본 발명의 또 다른 특징은, 제어보드에 의해 판독모드가 설정되는 경우 송신 플래그를 판독하여 제어보드 액세스 완료를 나타내는 플래그인지를 확인하는 과정과; 판독한 송신 플래그가 제어보드 액세스 완료를 나타내는 플래그인 경우 데이터 길이 정보와 송신 데이터를 전송하는 과정과; 전송된 송신 데이터를 상기 제어보드에서 수신하는 과정을 포함하는데 있다.

이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.

본 발명에 따른 교환 시스템에서 BRI U-인터페이스 정합 회로는 첨부한 도면 도 5에 도시한 바와 같이, SA-BUS 인터페이스부(50-1)를 포함하는 제어보드(50)와, 디지털 가입자 정합을 수행하는 다수 개의 BRI 보드(60)와, 해당 제어보드(50)와 각 BRI 보드(60)에 대하여 데이터 전송경로를 제공하는 SA-BUS(Serial Access-BUS, 70)를 구비하여 이루어진다.

해당 각 BRI 보드(60)는 BRI 가입자 정합을 위해 SA-BUS(70)를 통해 제어보드(50)에 접속되며, 하위 프로세서(Peripheral Processor)와 가입자 보드 사이의 제어 데이터, D-채널 시그널링 및 패킷 데이터 등의 송수신을 위해 이용된다.

따라서, 해당 교환 시스템의 백플레인 내에 16채널을 갖는 32개의 BRI 보드(60)가 실장되어, 512(16채널×32) ISDN 가입자와 1024(32채널×32) 일반 가입자를 수용하게 된다.

그리고, 해당 SA-BUS(70)는 직렬 접근 버스로서, 제어보드(50)와 통신을 수행하기 위한 제어 데이터, D-채널 시그널링 및 패킷 데이터, PCM 데이터의 송수신에 이용되는데, 해당 제어보드(50)의 SA-BUS 인터페이스부(50-1)에 접속되는 한편 각 BRI 보드(60)에 대해 독립적인 데이터 전송경로를 제공한다.

또한, 해당 SA-BUS(70)는 2.048MHz의 데이터 클럭신호(SCLK)의 전송라인과, 4.096MHz의 PCM 인터페이스 클럭신호(PCLK)의 전송라인과, 8KHz의 PCM 프레임 동기신호(SFS)의 전송라인과, D-채널 시그널링 및 패킷 데이터의 동기를 위한 데이터 동기신호(DCS)의 전송라인과, 제어보드(50)의 D-채널 시그널링 및 패킷 데이터, PCM 데이터를 전송하기 위한 전송 데이터 버스(CMD1∼CMDn)) 및 BRI 보드(60)의 D-채널 시그널링 및 패킷 데이터, PCM 데이터를 전송하기 위한 전송 데이터 버스(SMD1∼SMDn)로 구성되는데, 이때, 해당 전송 데이터 버스(CMD1∼CMDn, SMD1∼SMDn)는 각 BRI 보드(60)에 별도로 접속되며, 그 이외의 전송라인들은 각 BRI 보드(60)에 공통 접속된다.

이와 같이 구성된 본 발명에서 제어보드(50)와 BRI 보드(60) 사이의 SA-BUS 타이밍도는 첨부한 도면 도 6과 같은데, 이때, 'C5∼C0'는 제어 데이터, 'P7∼P0'는 PCM 인터페이스 데이터, 'D'는 D-채널 패킷 인터페이스 데이터, 'S15∼S0'는 D-채널 시그널링 데이터를 각각 의미한다.

그리고, 해당 제어보드(50)에서 SA-BUS(70)를 통해 데이터를 판독 또는 기록하고자 하는 경우에는 전송 데이터 버스(CMD)를 통해 제어정보를 기록한 후, BRI 보드(60)에 데이터를 기록할 것인지 판독할 것인지를 결정하고, 해당 SA-BUS(70)를 통해서 제어 모드가 선택되면, 해당 제어보드(50)와 BRI 보드(60) 사이에 송수신되는 플래그를 확인하여 데이터를 송수신하게 된다.

이와 같이 구성된 본 발명에 따른 BRI U-인터페이스 정합 회로의 동작을 설명하면 다음과 같다.

먼저, 제어보드(50)는 전송 데이터 버스(CMD1∼CMDn)를 통해 주기적으로 제어 데이터를 각 BRI 보드(60)로 송신하여 백플레인상에 실장된 각 BRI 보드(60)의 위치를 확인하는데, 이때, 해당 제어 데이터 포맷은 아래 표 1과 같다.

C5	C4	C3	C2	C1	C0
VAL	DS4	DS3	DS2	DS1	DS0

이때, 'C5'는 BRI 보드(60)의 활성화(Activation) 여부를 나타내는 유효비트(Valid bit, VAL)이고, 'C4∼C0'는 BRI 보드(60)의 제어 모드를 선택하기 위한 모드선택비트(DS4~DS0)이다.

그리고, 해당 BRI 보드(60)는 제어보드(50)로부터 입력된 제어 데이터의 유효비트(VAL)를 확인하여, 해당 유효비트(VAL)가 BRI 보드(60)의 활성화를 나타내는 비트 '0'인 경우 해당 모드선택비트(DS4∼DS0)에 의해 설정된 제어 모드의 동작을 수행하게 된다.

즉, 해당 BRI 보드(60)는 아래 표 2와 같이, 제어보드(50)에서 출력된 제어 데이터에 의해 결정되는 제어 모드에 따라 해당하는 동작을 수행하게 된다.

VAL	DS4	DS3	DS2	DS1	DS0	제어모드	내 용
0	0	0	1	0	0	TXFWM	TX 플래그 기록
0	0	0	1	0	1	TXFRM	TX 플랙그 판독
0	0	0	1	1	0	RXFWM	RX 플랙그 기록
0	0	0	1	1	1	RXFRM	RX 플래그 판독
0	0	1	1	0	0	LDWM	길이/데이터 기록
0	0	1	1	0	1	LDRM	길이/데이터 판독
0	1	1	1	1	0	SIDWRM	슬롯식별번호 기록
0	1	1	1	1	1	SIDRDM	슬롯식별번호 판독

즉, 제어보드(50)는 주기적으로 전송 데이터 버스(CMD1∼CMDn)를 통해 BRI 보드(60)로 제어 데이터(010111)를 출력하여 BRI 보드(60)를 슬롯식별번호 판독모드(SIDRDM)로 설정하게 되고, 해당 슬롯식별번호 판독모드(SIDRDM)로 설정된 각 BRI 보드(60)는 제어 데이터(010111)의 유효비트(VAL)를 확인하여 활성화 상태를 나타내는 비트 '0'인지를 확인한다.

만약, 유효비트(VAL)가 '0'인 경우 해당 BRI 보드(60)는 자신의 FPGA(Field ProGrammable Array ; 도면에 도시되어 있지 않음)에 저장된 슬롯식별번호(Slot ID)를 판독하는데, 첨부된 도면 도 8에 도시된 타이밍도와 같이, 데이터 동기신호(DCS)가 '하이'레벨로 유지되는 동안 4비트의 슬롯식별번호(0x04)를 제어보드(50)로 전송하게 된다.

따라서, 제어보드(50)는 입력된 4비트의 슬롯식별번호(Slot ID)를 확인하여 각 BRI 보드(60)의 실장 위치를 확인하게 된다.

그리고, 해당 BRI 보드(60)의 SRAM(Static RAM ; 도면에 도시되어 있지 않음)에는 송신 플래그(TX Flag) 영역과 수신 플래그(RX Flag) 영역이 구비되어 있는데, 해당 송신 플래그 영역은 BRI 보드(60)에서 제어보드(50)로 데이터를 전송하기 위한 영역이고, 해당 수신 플래그 영역은 제어보드(50)에서 BRI 보드(60)로 데이터를 전송하기 위한 영역으로서, 해당 제어보드(50)와 BRI 보드(60)에 의한 양방항 기록/판독이 가능하도록 되어 있다.

해당 BRI 보드(60)의 플래그 영역에는 아래 표 3과 같은 플래그가 기록된다.

플 래 그	상 태
0x00	SA-BUS 초기화 상태
0x01	제어보드 액세스 시간
0x02	제어보드 액세스 완료
0x03	BRI 보드 액세스 시간
0x04	BRI 보드 액세스 종료

이때, 해당 플래그가 '0x01', '0x02'인 경우는 제어보드(50)가 액세스중임을 나타내고, '0x03', '0x04'인 경우는 BRI 보드(60))가 액세스중임을 나타낸다.

따라서, 제어보드(50)는 BRI 보드(60)를 판독 모드로 설정할 때에는 모든 BRI 보드(60)의 송신 플래그 영역에 자신의 액세스 개시와 종료를 나타내기 위한 플래그 '0x01'과 '0x02'를 차례로 기록하게 되고, BRI 보드(60)를 기록 모드로 설정할 때에는 모든 BRI 보드(60)의 수신 플래그 영역에 자신의 액세스 개시와 종료를 나타내기 위한 플래그 '0x03'과 '0x04'를 차례로 기록하게 된다.

즉, 액세스 주체는 제어보드(50)이며, 해당 제어보드(50)에서 BRI 보드(60)로 데이터를 전송하는 경우에는 기록 모드가 되고, BRI 보드(60)에서 제어보드(50)로 데이터를 전송하는 경우에는 판독 모드가 된다.

그리고, 제어보드(50)에 의해 BRI 보드(60)의 판독 모드가 설정되면, 해당 BRI 보드(60)는 자신의 송신 플래그 영역에 자신의 액세스 개시와 종료를 나타내기 위한 플래그 '0x03'과 '0x04'를 차례로 기록하게 되고, 해당 BRI 보드(60)의 기록 모드가 설정되면, 자신의 수신 플래그 영역에 자신의 액세스 개시와 종료를 나타내기 위한 플래그 '0x03'과 '0x04'를 차례로 기록하게 된다.

따라서, 4비트의 슬롯식별번호에 의해 각 BRI 보드(60)의 실장 위치가 확인되면, 해당 제어보드(50)는 데이터를 전송할 BRI 보드(60)의 수신 플래그 영역으로부터 수신 플래그를 판독하고, 판독한 수신 플래그가 '0x04'인 경우에만 데이터를 전송하게 된다.

그리고, 해당 BRI 보드(60)는 제어보드(50)로부터 전송된 유효비트(VAL)가 '0'인 경우에만 자신의 송신 플래그 영역으로부터 송신 플래그를 판독하고, 판독한 송신 플래그가 '0x02'인 경우에만 데이터를 전송하게 된다.

상술한 바와 같은 본 발명에 따른 BRI U-인터페이스 정합 회로에서 SA-BUS(70)를 통한 데이터 송수신 동작을 상세하게 설명하면 다음과 같다.

먼저, 제어보드(50)에서 BRI 보드(60)로 데이터를 송신하는 동작을 첨부한 도면 도 11을 참조하여 설명하면 다음과 같다.

해당 제어보드(50)는 각 BRI 보드(60)의 실장 위치를 확인하는데(스텝 S10), 이때, 각 BRI 보드(60)의 FPGA에는 제어보드(50)에 의해 주기적으로 기록된 슬롯식별번호가 저장되어 있기 때문에 해당 제어보드(50)는 각 BRI 보드(60)를 슬롯식별번호 판독모드(SIDRDM)로 설정한 후, 해당 BRI 보드(60)로부터 입력된 슬롯식별번호를 확인하여 각 BRI 보드(60)의 실장 위치를 확인하게 된다.

그리고, 각 BRI 보드(60)의 실장 위치가 확인되면, 해당 제어보드(50)는 데이터를 전송할 BRI 보드(60)의 수신 플래그 영역으로부터 수신 플래그를 리드(Read, 판독)한다(스텝 S11).

즉, 해당 제어보드(10)는 소정의 BRI 보드, 예를 들어 제 1 BRI 보드(BRI 보드#1)로 제어 데이터(000111)를 출력하여, 해당 제 1 BRI 보드를 판독 모드(RXFRM)로 설정한 후, 해당 제 1 BRI 보드의 수신 플래그 영역으로부터 수신 플래그를 판독하게 된다.

이후, 해당 수신 플래그의 판독이 완료되면, 해당 제어보드(10)는 판독한 수신 플래그가 BRI 보드 액세스 완료를 나타내는 플래그인 '0x04'인지 확인하여(스텝 S12), 해당 수신 플래그가 '0x04'가 아닌 경우 해당 제어보드(10)는 스텝 S11로 귀환하여 반복 동작을 수행하게 된다.

그런데, 만약 해당 수신 플래그가 '0x04'인 경우 해당 제어보드(50)는 모든 BRI 보드(60)의 수신 플래그 영역에 제어보드 액세스 개시를 나타내는 플래그인 '0x01'를 기록한 후, 첨부한 도면 도 9에 도시한 타이밍도와 같이, 송신 데이터의 길이 정보(DATA LENGTH) 2바이트와, 해당 송신 데이터를 전송 데이터 버스(CMD1)를 통해 연속하여 제 1 BRI 보드로 전송하게 되는데(스텝 S13), 이때, 해당 제어보드(50)는 송신 데이터의 길이만큼 데이터 동기신호(DCS)를 '로우'레벨로 유지시켜 준다.

이후, 해당 제어보드(50)는 송신 데이터의 전송이 완료되는가를 확인하여(스텝 S14), 해당 송신 데이터의 전송이 완료되지 않은 경우 스텝 S13으로 귀환하여 반복 동작을 수행하게 되고, 해당 송신 데이터의 전송이 완료되는 경우 모든 BRI 보드(60)의 수신 플래그 영역에 제어보드 액세스 완료를 나타내는 플래그인 '0x02'를 기록하게 된다.

그리고, 해당 제 1 BRI 보드는 BRI 보드 액세스 개시를 나타내는 플래그인 '0x03'을 자신의 수신 플래그 영역에 기록한 후, 전송된 송신 데이터를 판독하기 시작하여 해당 송신 데이터의 판독이 완료되면, 해당 수신 플래그 영역에 BRI 보드 액세스 완료를 나타내는 플래그인 '0x04'를 기록하게 된다(스텝 S15).

또한, 상기와 동일한 방법으로 해당 제어보드(50)는 모든 BRI 보드(60)로 데이터를 전송하게 된다.

다음으로, BRI 보드(60)에서 제어보드(50)로 데이터를 송신하는 동작 즉, 제어보드(50)에서 BRI 보드(60)로부터 데이터를 수신하는 동작을 첨부한 도면 도 12를 참조하여 설명하면 다음과 같다.

해당 제어보드(50)는 각 BRI 보드(60)에 송신 데이터가 있는지를 확인하기 위한 제어 데이터를 전송 데이터 버스(CMD)를 통해 주기적으로 전송하면, 해당 BRI 보드(60)는 주기적으로 전송되는 제어 데이터, 예를 들어 제어 데이터(001101)를 수신한다(스텝 S20).

그리고, 해당 BRI 보드(60)는 제어 데이터(001101)의 유효비트(VAL)가 '0'인 경우에만 길이/데이터 판독모드(LDRM)로 설정되어, 자신의 송신 플래그 영역으로부터 송신 플래그를 리드(Read, 판독)하는데(스텝 S21), 이때, 해당 제어보드(50)는 데이터 동기신호(DCS)를 '로우'레벨로 천이시켜 준다.

예를 들어, 제 2 BRI 보드(BRI 보드#2)가 제어보드(50)로 데이터를 송신하고자 하는 경우를 살펴보면 다음과 같다.

먼저, 제 2 BRI 보드는 수신된 제어 데이터의 유효비트(VAL)를 확인하여 활성화 상태를 나타내는 비트 '0'인 경우에만 자신의 송신 플래그 영역으로부터 송신 플래그를 판독한 후, 판독한 송신 플래그가 제어보드 액세스 완료를 나타내는 플래그인 '0x02'인지를 확인하여(스텝 S22), 해당 송신 플래그가 '0x02'가 아닌 경우 스텝 S21로 귀환하여 반복 동작을 수행하게 된다.

그런데, 만약 해당 송신 플래그가 '0x02'인 경우 해당 제 2 BRI 보드는 송신 플래그 영역에 BRI 보드 액세스 개시를 나타내는 플래그인 '0x03'을 기록한 후, 첨부한 도면 도 10에 도시한 타이밍도와 같이, 송신 데이터의 길이 정보(DATA LENGTH) 2바이트와, 해당 송신 데이터를 전송 데이터 버스(SMD2)를 통해 제어보드(50)로 연속하여 전송하게 된다(스텝 S23).

이후, 해당 제 2 BRI 보드는 해당 송신 데이터의 전송이 완료되는가를 확인하여(스텝 S24), 해당 송신 데이터의 전송이 완료되지 않은 경우 스텝 S23으로 귀환하여 반복 동작을 수행하게 되고, 해당 송신 데이터의 전송이 완료되는 경우 자신의 송신 플래그 영역에 BRI 보드 액세스 완료를 나타내는 플래그인 '0x04'를 기록하게 된다.

그리고, 해당 제어보드(50)는 제어보드 액세스 개시를 나타내는 플래그인 '0x01'을 모든 BRI 보드(60)의 송신 플래그 영역에 기록한 후, 전송된 송신 데이터를 판독하기 시작하여 해당 송신 데이터의 판독이 완료되면, 해당 송신 플래그 영역에 제어보드 액세스 완료를 나타내는 플래그인 '0x02'를 기록하게 되는데(스텝 S25), 이때, 해당 제어보드(50)는 송신 데이터의 길이만큼 데이터 동기신호(DCS)를 '로우'레벨로 유지시켜 준다..

또한, 상기와 동일한 방법으로 각 BRI 보드(60)는 제어보드(50)로 데이터를 전송하게 된다.

그리고, 본 발명에서 선행된 실시예들은 단지 한 예로서 청구범위를 한정하지 않으며, 여러가지의 대안, 수정 및 변경들이 통상의 지식을 갖춘자에게 자명한 것이 될 것이다.

이상과 같이, 본 발명은 교환 시스템에서 U-인터페이스 정합과 PCM 서브하이웨이 정합을 안정적으로 수행할 수 있는 SA-BUS를 제어보드와 다수의 BRI 보드 사이에 접속함으로써, 백플레인 설계시 회로 구성을 간소화시킴과 동시에 고속의 데이터 송수신을 구현할 수 있고, 각 BRI 보드에 대해 독립적인 전송 데이터 버스를 제공함으로써, 통신시 데이터 충돌을 방지할 수 있는 효과가 있다.

Claims

기본 가입자 정합 기능을 수행하는 교환 시스템에 있어서,

디지털 가입자 정합을 수행하는 다수 개의 BRI 보드와; 시분할된 제어 데이터를 이용하여 상기 다수의 BRI 보드의 동작 모드를 제어하는 제어보드와; 상기 제어보드와 BRI 보드 사이에 접속되어, 다수의 BRI 보드에 대하여 독립적인 데이터 전송경로를 제공하는 SA-BUS를 포함하는 것을 특징으로 하는 교환 시스템에서 기본 가입자 정합의 유-인터페이스 정합 회로.
제 1항에 있어서,

상기 BRI 보드는, 제어 데이터에 포함된 유효비트에 의해 활성화되는 것을 특징으로 하는 교환 시스템에서 기본 가입자 정합의 유-인터페이스 정합 회로.
제 1항에 있어서,

상기 SA-BUS는, 상기 제어보드로부터 클럭신호와 동기신호를 상기 BRI 보드로 전송하기 위해 다수의 BRI 보드에 공통으로 접속되는 전송라인과; 상기 제어보드와 BRI 보드 사이에 데이터를 전송하기 위해 다수의 BRI 보드에 별도로 접속되는 전송 데이터 버스를 포함하는 것을 특징으로 하는 교환 시스템에서 기본 가입자 정합의 유-인터페이스 정합 회로.
제 3항에 있어서,

상기 전송라인은, 데이터 클럭신호를 전송하기 위한 제 1 전송라인과; PCM인터페이스 클럭신호를 전송하기 위한 제 2 전송라인과; PCM 프레임 동기신호를 전송하기 위한 제 3 전송라인과; 제어 데이터 동기신호를 전송하기 위한 제 4 전송라인을 더 포함하는 것을 특징으로 하는 교환 시스템에서 기본 가입자 정합의 유-인터페이스 정합 회로.
제 3항에 있어서,

상기 전송 데이터 버스는, 제어보드의 데이터를 BRI 보드로 전송하기 위한 제 1 전송 데이터 버스와; BRI 보드의 데이터를 제어보드로 전송하기 위한 제 2 전송 데이터 버스를 더 포함하는 것을 특징으로 하는 교환 시스템에서 기본 가입자 정합의 유-인터페이스 정합 회로.
제 1항에 있어서,

상기 각 BRI 보드는, 양방향 기록/판독이 가능한 신호 송수신 상태를 나타내는 메모리를 구비하되, BRI 보드에서 제어보드로 데이터를 전송하기 위해 필요한 송신 플래그 영역과; 제어보드에서 BRI 보드로 데이터를 전송하기 위해 필요한 수신 플래그 영역을 포함하는 것을 특징으로 하는 교환 시스템에서 기본 가입자 정합의 유-인터페이스 정합 회로.
제 6항에 있어서,

상기 제어보드는, BRI 보드 판독모드를 설정하는 경우 모든 BRI 보드의 송신 플래그 영역에 제어보드 액세스 개시와 종료를 나타내는 플래그를 차례로 기록하고, BRI 보드 기록모드를 설정하는 경우 모든 BRI 보드의 수신 플래그 영역에 제어보드 액세스 개시와 종료를 나태는 플래그를 차례로 기록하는 것을 특징으로 하는 교환 시스템에서 기본 가입자 정합의 유-인터페이스 정합 회로.
제 6항에 있어서,

상기 BRI 보드는, 제어보드에 의해 BRI 보드 판독모드가 설정되는 경우 자신의 송신 플래그 영역에 BRI 보드 액세스 개시와 종료를 나타내는 플래그를 차례로 기록하고, 제어보드에 의해 BRI 보드 기록모드가 설정되는 경우 자신의 수신 플래그 영역에 BRI 보드 액세스 개시와 종료를 나타내는 플래그를 차례로 기록하는 것을 특징으로 하는 교환 시스템에서 기본 가입자 정합의 유-인터페이스 정합 회로.
제 1항에 있어서,

상기 각 BRI 보드는 자신의 슬롯식별번호를 저장하고 있는 로직회로를 포함하며, 상기 제어보드는 상기 로직회로에 대해 주기적으로 슬롯식별번호를 기록/판독하여 각 BRI 보드의 실장 위치를 확인하는 것을 특징으로 하는 교환 시스템에서 기본 가입자 정합의 유-인터페이스 정합 회로.
각 BRI 보드의 실장 위치를 확인하는 과정과; 데이터를 전송할 BRI 보드의 수신 플래그를 판독하여 BRI 보드 액세스 완료를 나타내는 플래그인지 확인하는 과정과; 판독한 수신 플래그가 BRI 보드 액세스 완료를 나타내는 플래그인 경우 해당 BRI 보드를 기록모드로 설정하여 데이터 길이 정보와 송신 데이터를 전송하는 과정과; 전송된 송신 데이터를 상기 BRI 보드에서 수신하는 과정을 포함하는 것을 특징으로 하는 교환 시스템에서 기본 가입자 정합의 유-인터페이스 정합 방법.
제 10항에 있어서,

상기 각 BRI 보드의 실장 위치를 확인하는 과정은, 각 BRI 보드내에 구비된 로직회로에 대해 슬롯식별번호를 주기적으로 기록/판독하여 해당 BRI 보드의 실장 위치를 확인하는 것을 특징으로 하는 교환 시스템에서 기본 가입자 정합의 유-인터페이스 정합 방법.
제 10항에 있어서,

상기 BRI 보드의 수신 플래그는, 제어보드에 의해 모든 BRI 보드의 수신 플래그 영역에 차례로 기록되는 제어보드 액세스 개시와 종료를 나타내는 플래그와, 해당 BRI 보드에 의해 차례로 기록되는 BRI 보드 액세스 개시와 종료를 나타내는 플래그를 포함하는 것을 특징으로 하는 교환 시스템에서 기본 가입자 정합의 유-인터페이스 정합 방법.
제어보드에 의해 판독모드가 설정되는 경우 송신 플래그를 판독하여 제어보드 액세스 완료를 나타내는 플래그인지를 확인하는 과정과; 판독한 송신 플래그가 제어보드 액세스 완료를 나타내는 플래그인 경우 데이터 길이 정보와 송신 데이터를 전송하는 과정과; 전송된 송신 데이터를 상기 제어보드에서 수신하는 과정을 포함하는 것을 특징으로 하는 교환 시스템에서 기본 가입자 정합의 유-인터페이스 정합 방법.
제 13항에 있어서,

상기 BRI 보드의 송신 플래그는, 제어보드에 의해 판독모드로 설정하고자 하는 BRI 보드의 송신 플래그 영역에 차례로 기록되는 제어보드 액세스 개시와 종료를 나타내는 플래그와, 해당 BRI 보드에 의해 차례로 기록되는 BRI 보드 액세스 개시와 종료를 나타내는 플래그를 포함하는 것을 특징으로 하는 교환 시스템에서 기본 가입자 정합의 유-인터페이스 정합 방법.