KR20000021924A - Method for testing tft array substrate - Google Patents

Method for testing tft array substrate Download PDF

Info

Publication number
KR20000021924A
KR20000021924A KR1019980041209A KR19980041209A KR20000021924A KR 20000021924 A KR20000021924 A KR 20000021924A KR 1019980041209 A KR1019980041209 A KR 1019980041209A KR 19980041209 A KR19980041209 A KR 19980041209A KR 20000021924 A KR20000021924 A KR 20000021924A
Authority
KR
South Korea
Prior art keywords
gate
bus line
data bus
data
bus lines
Prior art date
Application number
KR1019980041209A
Other languages
Korean (ko)
Other versions
KR100370801B1 (en
Inventor
함지훈
김기태
Original Assignee
구본준;론 위라하디락사
엘지.필립스 엘시디 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구본준;론 위라하디락사, 엘지.필립스 엘시디 주식회사 filed Critical 구본준;론 위라하디락사
Priority to KR10-1998-0041209A priority Critical patent/KR100370801B1/en
Priority to GB9923161A priority patent/GB2342213B/en
Priority to US09/408,850 priority patent/US6246074B1/en
Publication of KR20000021924A publication Critical patent/KR20000021924A/en
Application granted granted Critical
Publication of KR100370801B1 publication Critical patent/KR100370801B1/en

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/006—Electronic inspection or testing of displays and display drivers, e.g. of LED or LCD displays
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00—Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/84—Systems specially adapted for particular applications
    • G01N21/88—Investigating the presence of flaws or contamination
    • G01N21/95—Investigating the presence of flaws or contamination characterised by the material or shape of the object to be examined
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/1306—Details
    • G02F1/1309—Repairing; Testing
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00—Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/84—Systems specially adapted for particular applications
    • G01N21/88—Investigating the presence of flaws or contamination
    • G01N21/95—Investigating the presence of flaws or contamination characterised by the material or shape of the object to be examined
    • G01N2021/9513—Liquid crystal panels

Abstract

PURPOSE: A method for testing TFT array substrate is provided to improve the reliability of short test of a line by charging a pixel electrode and detecting a charge check point of the pixel electrode during a (-)gate signal period. CONSTITUTION: A plurality of gate bus lines(60) and a plurality of data bus lines(70) are formed in a matrix. A TFT(37) is connected to gate bus lines(60) and data bus lines(70) at a cross point of gate bus lines(60). Pixel electrodes(a1-a16) are connected to the output terminal of the TFT(37) and is formed for having gate bus lines(60) and data bus lines(70) as a boundary region. A gate pad(160) is connected to one side portion of gate bus lines(60). A data pad(170) is connected to one side portion of data bus lines(70). A dummy metal bar(130) and a common electrode(90) are formed at other side portion of gate bus lines(60) and data bus lines(70).

Description

박막트랜지스터 어레이 기판의 검사방법Inspection Method of Thin Film Transistor Array Board

본 발명은 IPT-MPS 장비로 TFT어레이 기판을 테스트하는 방법에 있어서, TFT어레이 기판의 공통전극과 데이터버스라인을 서로 쇼트시킨 상태에서 TFT어레이 기판을 테스트함으로써, 데이터버스라인의 단선 불량을 더 정확히 검출하는 것에 관련된 것이다.The present invention is a method for testing a TFT array substrate by IPT-MPS equipment, by testing the TFT array substrate in a state in which the common electrode and the data bus line of the TFT array substrate is shorted to each other, more precisely the disconnection failure of the data bus line Related to detection.

일반적으로 도 1의 구조를 갖는 IPT-MPS 장비는 테스트하고자 하는 TFT어레이 기판(50)에 형성된 화소전극(a)의 전기장 신호 상태를 모듈레이터(10)로 체크하여 그 전기장 신호를 빛의 신호로 변환하는 장치(30)를 통과 시키고, 화상처리장치(40)를 통하여 TFT어레이 기판(50)의 단선(게이트버스라인 및 데이터버스라인)여부를 검사하는 시스템으로 구성된다.In general, the IPT-MPS device having the structure of FIG. 1 checks the electric field signal state of the pixel electrode a formed on the TFT array substrate 50 to be tested with the modulator 10 and converts the electric field signal into a light signal. And a system for inspecting whether the TFT array substrate 50 is disconnected (gate bus line and data bus line) through the image processing apparatus 40.

IPT-MPS 장비를 이용하여 종래 TFT 어레이 기판을 테스트하는 방법에 대하여 도 1,도 2, 도 3을 참고하여 상세히 설명한다.A method of testing a conventional TFT array substrate using IPT-MPS equipment will be described in detail with reference to FIGS. 1, 2, and 3.

먼저, 도 2와 같이 종래 구조의 TFT어레이 기판이 구성된다.First, as shown in FIG. 2, a TFT array substrate having a conventional structure is constructed.

상기 종래 구조의 TFT어레이 기판은 게이트버스라인(60), 데이터버스라인(70)이 매트릭스상으로 형성되고, 상기 게이트버스라인과 데이터버스라인의 교차점 부근에 스위칭소자로 기능하는 TFT가 형성되고, 상기 각각의 TFT에 연결되는 화소전극(a1∼a16)이 형성된다. 상기 게이트버스라인의 한 단부쪽에는 게이트패드(160)가 형성되고, 데이터버스라이(70)의 한 단부 쪽에는 데이터패드(170)가 형성된다.In the conventional TFT array substrate, a gate bus line 60 and a data bus line 70 are formed in a matrix, and a TFT serving as a switching element is formed near an intersection point of the gate bus line and the data bus line. Pixel electrodes a 1 to a 16 are connected to the respective TFTs. A gate pad 160 is formed at one end of the gate bus line, and a data pad 170 is formed at one end of the data bus line 70.

한편, 게이트 및 데이터패드가 형성된 반대 쪽 즉, 게이트버스라인 및 데이터버스라인의 다른 쪽 단부에는 약 10㏁의 저항(80a),(80b)들이 각각 더미금속바(130)와 공통전극(90)에 의하여 병렬연결되는 형태로 연결된다.On the other hand, on the other side of the gate and the data pad, that is, on the other end of the gate bus line and the data bus line, resistors 80a and 80b of about 10 kΩ are respectively formed on the dummy metal bar 130 and the common electrode 90. Are connected in parallel form.

각각의 게이트패드(160)는 우수와 기수로 구분하여 우수는 우수끼리 기수는 기수끼리 연결하여 우수 게이트쇼팅바(260a), 기수 게이트쇼팅바(260b)를 형성하고, 같은 방법으로 각각의 데이터패드(170)는 우수와 기수로 구분하여 우수 데이터쇼팅바(270a), 기수 데이터쇼팅바(270b)에 연결된다.Each of the gate pads 160 is divided into rainwater and a radix, and rainwater is separated from the rainwater by the radix to form a rainwater gate shorting bar 260a and a radix gate shorting bar 260b. 170 is divided into even and odd and is connected to the excellent data shorting bar 270a, the odd data shorting bar 270b.

상기와 같이 더미금속바(130)를 이용하여 게이트버스라인의 저항(80a)을 병렬연결하거나, 공통전극(9)을 이용하여 데이터버스라인의 저항(80b)을 병렬 연결하는 이유는 TFT어레이 기판을 제조하는 과정에서, 정전기 발생으로 인한 TFT소자의 파괴나 데이터버스라인 및 게이트버스라인의 단선을 방지하기 위한 것이다.The reason for connecting the resistor 80a of the gate bus line in parallel using the dummy metal bar 130 as described above or the resistor 80b of the data bus line in parallel using the common electrode 9 is the TFT array substrate. In the process of manufacturing the to prevent the destruction of the TFT device or the disconnection of the data bus line and the gate bus line due to the generation of static electricity.

상기와 같이 구성되는 TFT어레이 기판은 셀(cell)조립공정(상, 하판을 합착하고 액정을 주입하는 공정) 전에 게이트버스라인 및 데이터버스라인의 단선 또는 TFT 등의 스위칭소자 구동상태를 검사하는 단계를 거쳐 불량이 발생한 부분을 미리 수리하는 과정을 거치는 것이 일반적이다.In the TFT array substrate configured as described above, a step of inspecting a switching element driving state such as a disconnection or a TFT of a gate bus line and a data bus line before a cell assembly process (a process of bonding upper and lower plates and injecting liquid crystal) It is common to go through the process of repairing the defective portion in advance through.

본 발명에서는 상기 TFT어레이 기판에 데이터버스라인(70)의 단선부(400)를 의도적으로 발생시켜 도 1의 구조와 같이 IPT-MPS 장비에 세팅하고, 우수 게이트쇼팅바 및 기수 게이트쇼팅바, 우수 데이터쇼팅바 및 기수 데이터쇼팅바에 전원을 선택적으로 인가하여 TFT어레이 기판의 게이트버스라인 및 데이터버스라인의 단선 여부를 검사하였다.In the present invention, the disconnection portion 400 of the data bus line 70 is intentionally generated on the TFT array substrate and set in the IPT-MPS equipment as shown in FIG. 1, and the gated shorting bar and the odd gated shorting bar are excellent. By selectively applying power to the data shorting bar and the odd data shorting bar, the gate bus line and the data bus line of the TFT array substrate were disconnected.

게이트버스라인 및 데이터버스라인의 어느 부위에 단선이 발생한 경우에는 전원을 인가하더라도 화소전극에 전하가 차지되지 않기 때문에 전기장이 형성되지 않고, 따라서 전기장이 형성되지 않는 영역의 화상화면(50a)부는 블랙라인으로 형성되어야 한다.When disconnection occurs in any part of the gate bus line and the data bus line, the electric field is not formed because the electric charge is not charged to the pixel electrode even when the power is applied, and thus the image screen 50a of the region where the electric field is not formed is black. It must be formed in a line.

즉, 상기 TFT어레이 기판에는 데이터버스라인에 단선부(400)가 있기 때문에 상기 IPT-MPS 장치의 화상화면(50a) 상에는 그 단선부의 아래 쪽을 따라 블랙라인(400a),(400b)이 형성되어야 한다.That is, since the TFT array substrate has the disconnection portion 400 on the data bus line, the black lines 400a and 400b must be formed on the image screen 50a of the IPT-MPS device along the lower portion of the TFT array substrate. do.

그러나, 도 2와 같은 종래구조의 TFT어레이 기판의 구조에서 한 예로 12.1인치 SVGA급의 경우 단선검사를 위해 각 데이터버스라인(70)에 전원이 인가되면 각 데이터버스라인의 단부에 저항(80b)이 연결되어 있다 하더라도 공통전극(90)에는 (+)0.26㎂ 정도의 데이터버스라인 누설전류가 차징되도, 상기 공통전극(90)에 차징된 누설전류가 단선된 데이터버스라인 쪽으로 흐르게 된다. 따라서 단선된 데이터버스라인에 연결되는 화소전극을 상기 (+)0.26㎂ 정도의 누설전류가 차징시키기 때문에 IPT-MPS 장치에서는 그 단선불량을 감지하지 못하게 되는 문제점이 있다.However, in the structure of the TFT array substrate of the conventional structure as shown in FIG. 2, for example, in the case of the 12.1 inch SVGA class, when power is applied to each data bus line 70 for disconnection inspection, a resistor 80b is provided at the end of each data bus line. Even though the data is connected to the common electrode 90, the leakage current charged in the common electrode 90 flows toward the disconnected data bus line even though the data bus line leakage current of (+) 0.26 mA is charged. Therefore, since the leakage current of about (+) 0.26 mA is charged to the pixel electrode connected to the disconnected data bus line, the IPT-MPS device may not detect the disconnection defect.

상기와 같이 단선을 감지하지 못하는 영역은 도 3에서와 같이 화소가 형성되는 영역(10) 중에서 데이터패드(170)의 반대영역 쪽의 빗금친 부분(30)이 된다. 상기 빗금친 영역은 한 예로 12.1인치 SVGA급의 TFT어레이 기판의 경우 화소가 형성되는 전 영역의 약 12% 범위를 차지한다.As shown in FIG. 3, the area where the disconnection cannot be detected becomes the hatched portion 30 on the opposite side of the data pad 170 among the areas 10 in which pixels are formed, as shown in FIG. 3. For example, the hatched area occupies about 12% of the entire area where pixels are formed in the case of a 12.1-inch SVGA-class TFT array substrate.

즉, 종래 TFT어레이 기판에 있어서 화소전극(a14),(a16)은 테스트과정에서 데이터버스라인의 단선으로 전원이 공급되지 않기 때문에 블랙(전하가 차지되지 않음)으로 나타나야 하지만 공통전극(90)에 인가되는 누설전류에 의하여 화소전극(a14),(a16)이 차지되어 정상적인 화소전극과 같이 구동하게 된다. 미 검출영역인 12%를 넘는 범위에서는 단선된 데이터버스라인 자체의 저항이 증가하기 때문에 공통전극의 누설전류가 있다하더라도 화소전극을 충분히 차징하지 못하여 데이터버스라인의 단선부는 체크할 수 있다.That is, in the conventional TFT array substrate, the pixel electrodes a 14 and a 16 should appear as black (no charge is charged) because power is not supplied to the disconnection of the data bus line during the test process. The pixel electrodes a 14 and (a 16 ) are occupied by the leakage current applied to the same and are driven like the normal pixel electrodes. Since the resistance of the disconnected data bus line itself increases in the undetected area of 12%, even if there is a leakage current of the common electrode, the disconnection part of the data bus line can be checked due to insufficient charging of the pixel electrode.

상기 단선검사가 완료된 후에는 C-C´선을 따라 TFT어레이 기판을 스크라이브함으로써 게이트패드부와 데이터패드부를 제거한다.After the disconnection inspection is completed, the gate pad portion and the data pad portion are removed by scribing the TFT array substrate along the C-C 'line.

본 발명은 상기와 같이 데이터패드(170)가 형성되어 있는 반대 쪽의 화소형성 영역의 약 12% 범위에서 데이터버스라인의 단선이 발생하였을 때 데이터버스라인의 단선불량을 정확하게 검사하여 단선 불량을 적시에 수리할 수 있도록 하는 데 목적이 있다.According to the present invention, when disconnection of the data bus line occurs in about 12% of the pixel formation region on the opposite side where the data pad 170 is formed, the disconnection defect of the data bus line is accurately inspected to timely detect the disconnection defect. The purpose is to make repairs possible.

본 발명의 또 다른 목적은 불량이 있는 TFT 어레이 기판이 셀(cell)조립공정으로 유입되지 않도록 하여 셀조립공정의 수율을 향상시키는데 있다.Another object of the present invention is to improve the yield of the cell assembly process by preventing the defective TFT array substrate from flowing into the cell assembly process.

상기 목적 달성을 위하여 본 발명은 각 데이터버스라인의 한 단부에 연결되어 정전기 방지소자로 기능하고 있는 저항(80b)을 병렬접속하고 있는 공통전극(90)과, 우수 게이트쇼팅바(270a)를 쇼트시키거나, 상기 공통전극(90)과 기수 게이트쇼팅바(270b)를 쇼트시키거나 하여 게이트쇼팅바에 인가되는 게이트신호가 공통전극(90)에 인가되도록 한다.In order to achieve the above object, the present invention shorts the common electrode 90 and the excellent gate shorting bar 270a which are connected to one end of each data bus line and parallelly connect a resistor 80b that functions as an antistatic element. Alternatively, the common electrode 90 and the odd gate shorting bar 270b are shorted so that a gate signal applied to the gate shorting bar is applied to the common electrode 90.

특히, 인가된 게이트신호에 있어서 데이터라인의 단선 체크시에 이용되는 신호는 Vgl즉, (-)신호를 이용하여야한다.In particular, the signal used to check the disconnection of the data line in the applied gate signal should use V gl, that is, (-) signal.

상기 (-)게이트신호는 공통전극(90)에 차지된 (+)누설전류를 상쇄시켜 공통전극(90)에서 단선된 데이터버스라인 쪽으로 누설전류가 흐르지 않도록 작용하여 단선된 데이터버스라인 쪽에 형성된 화소전극이 누설전류에 의하여 차징되지 못하도록 한다.The negative gate signal cancels the positive leakage current in the common electrode 90 so that no leakage current flows from the common electrode 90 toward the disconnected data bus line, thereby forming a pixel formed on the disconnected data bus line. Prevent the electrode from being charged by leakage current.

도 1은 어레이 테스트에 사용되는 IPT-MPS 장비를 개략적으로 나타내는 도면이고,1 is a view schematically showing the IPT-MPS equipment used in the array test,

도 2는 어레이 테스트 전단계를 나타내는 종래 구조의 TFT어레이 기판의 회로도이고,2 is a circuit diagram of a TFT array substrate of a conventional structure showing a stage before an array test,

도 3은 종래 구조의 TFT어레이 기판에 있어서 데이터버스라인의 단선 불량이 검출되지 않는 영역을 표시한 도면이고,FIG. 3 is a view showing a region in which disconnection failure of a data bus line is not detected in a TFT array substrate having a conventional structure.

도 4는 어레이 테스트 전단계를 나타내는 본 발명의 TFT어레이 기판의 회로도 이고,4 is a circuit diagram of a TFT array substrate of the present invention showing a pre-array test step;

도 5는 본 발명의 TFT어레이 기판의 공통전극에 인가되는 게이트 신호의 파형을 나타내는 도면이다.5 is a view showing a waveform of a gate signal applied to a common electrode of a TFT array substrate of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10 모듈레이터. 40 화상처리장치.10 Modulators. 40 Image Processing Apparatus.

50a 화상화면. 60 게이트버스라인.50a picture screen. 60 gate bus line.

70 데이터버스라인. 80a,80b 저항.70 Data Bus Lines. 80a, 80b resistance.

90 공통전극. 160 게이트패드.90 common electrode. 160 gate pads.

170 데이터패드. 260a 우수 게이트쇼팅바.170 Datapad. 260a Excellent Gate Shorting Bar.

260b 기수 게이트쇼팅바. 270a 우수 데이터쇼팅바.260b Rider Gate Shorting Bar. 270a Excellent data shorting bar.

270b 기수 데이터쇼팅바. 400 데이터버스라인의 단선부.270b Radix Data Shorting Bar. 400 Disconnection on the data bus line.

본 발명은 복수개의 게이트버스라인, 복수개의 데이터버스라인이 매트릭스상으로 형성되고, 상기 각 게이트버스라인과 각 데이터버스라인의 교차점 부근에 스위칭소자로 기능하는 TFT가 형성되고, 상기 각각의 TFT에 연결되는 화소전극이 형성되고, 상기 각 게이트버스라인의 일방 단부 쪽에는 게이트패드가 형성되고, 상기 각 데이터버스라인의 일방 단부 쪽에는 데이터패드가 형성되고, 상기 게이트패드를 각각 연결하는 게이트쇼팅바가 형성되고, 상기 데이터패드를 각각 연결하는 데이터쇼팅바가 형성되고, 상기 각 게이트버스라인의 타방 단부 쪽과 상기 각 데이터버스라인의 타방 단부 쪽에는 정전기 방지소자가 연결되고, 상기 게이트버스라인에 연결된 정전기 방지소자를 병렬연결하는 더미금속바아가 형성되고, 상기 데이터버스라인에 연결된 정전기 방지소자를 병렬연결하는 공통전극이 형성되는 TFT어레이 기판의 검사방법에 있어서,According to the present invention, a plurality of gate bus lines and a plurality of data bus lines are formed in a matrix, and TFTs serving as switching elements are formed in the vicinity of intersection points of the respective gate bus lines and each data bus line. A pixel electrode to be connected is formed, a gate pad is formed at one end of each of the gate bus lines, a data pad is formed at one end of each of the data bus lines, and a gate shorting bar connecting the gate pads is formed. And a data shorting bar configured to connect the data pads to each other, and an antistatic device is connected to the other end of each gate bus line and the other end of each data bus line, and an electrostatic device connected to the gate bus line. A dummy metal bar for connecting the prevention elements in parallel is formed and connected to the data bus line. In the inspection method of the TFT array substrate is formed a common electrode connecting the antistatic element in parallel,

상기 공통전극과 게이트쇼팅바를 쇼트시킨 상태에서 검사를 행하는 것을 특징으로한다.The inspection is performed while the common electrode and the gate shorting bar are shorted.

상기 검사과정에서 데이터버스라인의 단선 검사는 공통전극에 (-)게이트신호가 인가되는 기간에 행해지는 것을 특징으로 한다.The disconnection inspection of the data bus line in the inspection process is performed during a period in which a negative gate signal is applied to the common electrode.

이하 도 4, 도 5를 주로 참고하여 본 발명의 TFT어레이 기판 및 TFT어레이 기판의 검사방법에 대하여 상세히 설명한다.Hereinafter, a method of inspecting a TFT array substrate and a TFT array substrate of the present invention will be described in detail with reference to FIGS. 4 and 5.

본 발명의 TFT어레이 기판은 도 4와 같이 매트릭스상으로 형성되는 복수의 게이트버스라인(60) 및 복수의 데이터버스라인(70)과, 상기 게이트버스라인과 데이터버스라인의 교차점 부근에 상기 게이트버스라인과 데이터버스라인에 연결되어 형성되는 TFT(37)와, 상기 각각의 TFT의 출력단자에 연결되고 상기 게이트버스라인과 데이터버스라인을 각각 경계영역으로 하여 형성되는 화소전극(b1∼b16)과, 상기 게이트버스라인의 한 단부 쪽에 연결되어 형성되는 게이트패드(160)와, 상기 데이터버스라인(70)의 한 단부 쪽에 연결되어 형성되는 데이터패드(170)를 구비한다.The TFT array substrate of the present invention has a plurality of gate bus lines 60 and a plurality of data bus lines 70 formed in a matrix form as shown in FIG. 4, and the gate bus lines near intersections of the gate bus lines and the data bus lines. A TFT 37 connected to a line and a data bus line, and a pixel electrode b 1 to b 16 connected to an output terminal of each TFT and having the gate bus line and the data bus line as boundary regions, respectively. ), A gate pad 160 connected to one end side of the gate bus line, and a data pad 170 connected to one end side of the data bus line 70.

또, 상기 게이트패드(160) 및 데이터패드(170)가 형성된 반대 쪽 즉, 게이트버스라인(60) 및 데이터버스라인(70)의 다른 쪽 단부에는 약 10㏁의 저항(80a), (80b)들이 각각 병렬연결되는 더미금속바(130)와 공통전극(90)을 구비하고, 각각의 게이트패드(160)를 우수와 기수로 구분하여 우수는 우수끼리 기수는 기수끼리 연결하여 형성되는 우수 게이트쇼팅바(260a)와 기수 게이트쇼팅바(260b)를 구비한다.On the other side of the gate pad 160 and the data pad 170, that is, the other ends of the gate bus line 60 and the data bus line 70, resistors 80a and 80b of about 10 kΩ are provided. Are each equipped with a dummy metal bar 130 and a common electrode 90 connected in parallel, and each gate pad 160 is divided into rainwater and radix, and rainwater is formed by connecting radix between radix. The putting bar 260a and the odd gate shorting bar 260b are provided.

같은 방법으로 각각의 데이터패드(170)를 우수와 기수로 구분하여 연결하는 우수 데이터쇼팅바(270a)와 기수 데이터쇼팅바(270b)를 구비한다.In the same manner, each of the data pads 170 includes an excellent data shorting bar 270a and an odd data shorting bar 270b that are divided into storm water and odd numbers.

특히, 우수 게이트쇼팅바(260a)와, 기수 게이트쇼팅바(260b) 중 선택되는 어느 하나와 공통전극(90)을 쇼트(33) 상태로 구성한다.In particular, any one selected from the even gate shorting bar 260a, the odd gate shorting bar 260b, and the common electrode 90 are configured in the short 33 state.

상기 쇼트는 게이트쇼팅바와 공통전극을 각각 다른 층에 별도의 공정으로 구성한 후 콘택홀 등을 이용하여 형성하는 방법이 있지만, 바람직한 방법으로는 게이트쇼팅바와 공통전극을 동일층에 동시에 이어지도록 형성한다.The short may be formed by using a contact hole or the like after forming the gate shorting bar and the common electrode in different layers, respectively, but the preferred method is to form the gate shorting bar and the common electrode to be connected to the same layer at the same time.

상기와 같이 형성함으로써 별도의 마스크공정을 추가하지 않고, 간단히 게이트쇼팅바와 공통전극을 쇼트상태로 구성할 수 있다.By forming as described above, it is possible to simply configure the gate shorting bar and the common electrode in a short state without adding a separate mask process.

상기와 같이 공통전극(90)과 게이트쇼팅바(270a 또는 270b)가 쇼트되어 있는 TFT어레이 기판의 단선 및 구동 상태를 검사하기 위하여 도 1의 IPT-MPS 검사장비에 세팅한다.As described above, in order to inspect the disconnection and driving state of the TFT array substrate on which the common electrode 90 and the gate shorting bar 270a or 270b are shorted, they are set in the IPT-MPS inspection apparatus of FIG. 1.

이어서 우수 게이트쇼팅바 및 기수 게이트쇼팅바, 우수 데이터쇼팅바 및 기수 데이터쇼팅바에 전원을 선택적으로 인가하여 상기 TFT어레이 기판의 게이트버스라인 및 데이터버스라인에 전원을 인가한다.Subsequently, power is selectively applied to the even gate shorting bar and the odd gate shorting bar, the even data shorting bar and the odd data shorting bar to apply power to the gate bus line and the data bus line of the TFT array substrate.

상기 전원 인가에 의하여 TFT가 구동하고, TFT 구동에 따라 각각의 화소전극에는 데이터버스라인의 신호로 전하가 차징된다.The TFT is driven by the power application, and charge is charged to each pixel electrode as a signal of the data bus line in accordance with the TFT driving.

상기 전하의 상태를 빛의 신호로 전환하여 화상화면에 나타냄으로써 게이트버스라인 및 데이터버스라인 등의 단선부를 체크한다.The disconnection parts of the gate bus line and the data bus line are checked by converting the state of the charge into a signal of light and displaying it on the image screen.

특히, 본 발명에서는 공통전극과 게이트쇼팅바가 쇼트된 상태에서 도 5와 같이 게이트신호 Vgl(-8V)의 주기 동안에 화소전극 차지량 체크포인트(67)를 잡아주기 때문에 데이터버스라인에 인가되는 전원이 각각의 저항(80b)을 통과하여 공통전극(90)에 누설되는 (+)리크전류를 상기 (-)게이트신호가 상쇄시키도록 하고, 단선부 이하에 형성되어 있는 데이터버스라인부에는 공통전극의 (+)리크전류가 흐르지 못하도록 함으로써 단선부 이하의 화소전극(b14,b16)이 전하에 의하여 차지되지 못하도록 한다.In particular, in the present invention, since the pixel electrode charge check point 67 is held during the period of the gate signal V gl (-8V) as shown in FIG. 5 while the common electrode and the gate shorting bar are shorted, the power applied to the data bus line. The negative gate signal cancels the positive leakage current passing through the respective resistors 80b to the common electrode 90, and the common electrode is provided in the data bus line portion formed below the disconnection portion. By preventing the positive leakage current from flowing, the pixel electrodes b 14 and b 16 below the disconnection portion cannot be charged by the charge.

따라서 본 발명은 종래의 TFT어레이 기판의 약 12%의 범위에서 공통전극의 리크전류에 의하여 단선된 데이터버스라인에 연결된 화소전극이 차징되는 문제점을 근본적으로 해결할 수 있다.Accordingly, the present invention can fundamentally solve the problem of charging the pixel electrode connected to the data bus line disconnected by the leakage current of the common electrode in the range of about 12% of the conventional TFT array substrate.

즉, 단선된 데이터버스라인부 이하에 연결되어 있는 화소전극의 전하 차지 상태를 전 화소형성 영역에서 리크전류 없이 "0"으로 판단함으로써 단선된 부분에 연결된 데이터라인의 단선부를 정확히 검사하는 것이다.That is, the disconnection part of the data line connected to the disconnected part is accurately inspected by determining the charge charge state of the pixel electrode connected to the disconnected data bus line part to be “0” without leakage current in all the pixel formation regions.

상기 단선검사가 완료된 후에는 C-C´선을 따라 TFT어레이 기판을 스크라이브하여 게이트쇼팅바와 데이터쇼팅바를 제거함으로써 각각의 게이트패드와 데이터패드가 분리되도록 한다.After the disconnection test is completed, the gate array and the data pad are removed by scribing the TFT array substrate along the line C-C 'to remove the gate pad and the data pad.

본 발명은 공통전극(90)과 게이트쇼팅바(260a 또는 260b)가 쇼트(33)된 상태로 게이트쇼팅바와 데이터쇼팅바를 통하여 게이트버스라인과 데이터버스라인에 전원을 공급하여 각각의 화소전극을 차지시킨 후, (-)게이트신호 주기 동안에 화소전극의 전하차지 체크포인트를 검출하도록 함으로써 데이터버스라인의 단선부에 연결되어 있는 화소전극(b14),(b15)이 오동작 없이 블랙라인(전하차지가 되지 않은 상태)이 되도록 하는 것을 특징으로 한다. 즉, 공통전극(90)에 차지된 데이터버스라인의 리크전류를 게이트신호가 상쇄시킴으로써 단선된 데이터버스라인에 연결된 화소전극이 오동작하여 화이트라인(리크전류에 의하여 전하가 차지되는 상태)이 되지 않고, 블랙라인이 되도록 하여 라인의 단선검사의 신뢰도를 향상시키도록 하는 효과가 있다.According to the present invention, the gate bus line and the data bus line are supplied with power through the gate shorting bar and the data shorting bar while the common electrode 90 and the gate shorting bar 260a or 260b are shorted 33 to occupy each pixel electrode. After that, the charge checkpoint of the pixel electrode is detected during the (-) gate signal period so that the pixel electrodes b 14 and b 15 connected to the disconnection portion of the data bus line are not malfunctioned. Is not in the state). That is, the gate signal cancels the leakage current of the data bus line occupied by the common electrode 90 so that the pixel electrode connected to the disconnected data bus line malfunctions and does not become a white line (a state where charge is occupied by the leakage current). In addition, it is effective to improve the reliability of the disconnection inspection of the line by being a black line.

또, 상기와 같이 TFT어레이 기판의 검사 신뢰도를 향상시킴으로써, 셀조립공정의 수율을 향상시키는 효과가 있다.In addition, by improving the inspection reliability of the TFT array substrate as described above, there is an effect of improving the yield of the cell assembly process.

Claims (2)

복수개의 게이트버스라인, 복수개의 데이터버스라인이 매트릭스상으로 형성되고, 상기 각 게이트버스라인과 각 데이터버스라인의 교차점 부근에 스위칭소자로 기능하는 TFT가 형성되고, 상기 각각의 TFT에 연결되는 화소전극이 형성되고, 상기 각 게이트버스라인의 일방 단부 쪽에는 게이트패드가 형성되고, 상기 각 데이터버스라인의 일방 단부 쪽에는 데이터패드가 형성되고, 상기 게이트패드를 각각 연결하는 게이트쇼팅바가 형성되고, 상기 데이터패드를 각각 연결하는 데이터쇼팅바가 형성되고, 상기 각 게이트버스라인의 타방 단부 쪽과 상기 각 데이터버스라인의 타방 단부 쪽에는 정전기 방지소자가 연결되고, 상기 게이트버스라인에 연결된 정전기 방지소자를 병렬연결하는 더미금속바아가 형성되고, 상기 데이터버스라인에 연결된 정전기 방지소자를 병렬연결하는 공통전극이 형성되는 TFT어레이 기판의 검사방법에 있어서,A plurality of gate bus lines and a plurality of data bus lines are formed in a matrix, and TFTs serving as switching elements are formed near intersections of the respective gate bus lines and each data bus line, and the pixels are connected to the respective TFTs. An electrode is formed, a gate pad is formed at one end of each gate bus line, a data pad is formed at one end of each data bus line, and a gate shorting bar connecting the gate pads is formed, Data shorting bars are formed to connect the data pads, respectively, and an antistatic device is connected to the other end of each gate bus line and the other end of each data bus line, and an antistatic device connected to the gate bus line. Dummy metal bars connected in parallel are formed, and an electrostatic room connected to the data bus line. In the inspection method of the TFT array substrate is formed a common electrode for connecting the elements in parallel, 상기 공통전극과 게이트쇼팅바를 쇼트시킨 상태에서 상기 TFT어레이 기판의 검사를 행하는 것을 특징으로하는 검사방법.And inspecting the TFT array substrate while the common electrode and gate shorting bar are shorted. 제1항에 있어서,The method of claim 1, 상기 데이터버스라인의 단선검사는 적어도 상기 공통전극에 (-)게이트신호가 인가되는 기간에 행해지는 것을 특징으로하는 TFT어레이 기판의 검사방법.The disconnection inspection of the data bus line is performed at least in a period in which a negative gate signal is applied to the common electrode.
KR10-1998-0041209A 1998-09-30 1998-09-30 Inspection Method of Thin Film Transistor Array Board KR100370801B1 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-1998-0041209A KR100370801B1 (en) 1998-09-30 1998-09-30 Inspection Method of Thin Film Transistor Array Board
GB9923161A GB2342213B (en) 1998-09-30 1999-09-30 Thin film transistor substrate with testing circuit
US09/408,850 US6246074B1 (en) 1998-09-30 1999-09-30 Thin film transistor substrate with testing circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1998-0041209A KR100370801B1 (en) 1998-09-30 1998-09-30 Inspection Method of Thin Film Transistor Array Board

Publications (2)

Publication Number Publication Date
KR20000021924A true KR20000021924A (en) 2000-04-25
KR100370801B1 KR100370801B1 (en) 2003-12-01

Family

ID=19552844

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0041209A KR100370801B1 (en) 1998-09-30 1998-09-30 Inspection Method of Thin Film Transistor Array Board

Country Status (1)

Country Link
KR (1) KR100370801B1 (en)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100771906B1 (en) * 2001-12-31 2007-11-01 엘지.필립스 엘시디 주식회사 Tester of liquid crystal display panel
KR100778847B1 (en) * 2001-12-29 2007-11-22 엘지.필립스 엘시디 주식회사 Thin Film Array Substrate And Method For Fabricating The Same
KR100800330B1 (en) * 2001-12-20 2008-02-01 엘지.필립스 엘시디 주식회사 Liquid crystal panel for testing signal line of line on glass type
KR100909781B1 (en) * 2002-12-31 2009-07-29 엘지디스플레이 주식회사 Inspection apparatus and inspection method of array substrate for liquid crystal display
KR101104436B1 (en) * 2005-01-18 2012-01-12 사천홍시현시기건유한공사 Method For testing leakage current of organic light emitting device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101750765B (en) 2008-12-18 2011-12-28 北京京东方光电科技有限公司 Poor-line-breaking detection method of liquid crystal display common electrode line

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3241981B2 (en) * 1995-12-12 2001-12-25 シャープ株式会社 Liquid crystal display
KR100436008B1 (en) * 1996-09-23 2004-09-10 삼성전자주식회사 Static electricity-free liquid crystal display device with two-line type shorting bar and manufacturing method thereof

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100800330B1 (en) * 2001-12-20 2008-02-01 엘지.필립스 엘시디 주식회사 Liquid crystal panel for testing signal line of line on glass type
KR100778847B1 (en) * 2001-12-29 2007-11-22 엘지.필립스 엘시디 주식회사 Thin Film Array Substrate And Method For Fabricating The Same
KR100771906B1 (en) * 2001-12-31 2007-11-01 엘지.필립스 엘시디 주식회사 Tester of liquid crystal display panel
KR100909781B1 (en) * 2002-12-31 2009-07-29 엘지디스플레이 주식회사 Inspection apparatus and inspection method of array substrate for liquid crystal display
KR101104436B1 (en) * 2005-01-18 2012-01-12 사천홍시현시기건유한공사 Method For testing leakage current of organic light emitting device

Also Published As

Publication number Publication date
KR100370801B1 (en) 2003-12-01

Similar Documents

Publication Publication Date Title
US6246074B1 (en) Thin film transistor substrate with testing circuit
KR100281058B1 (en) Liquid Crystal Display
JP4583052B2 (en) Active matrix display device
KR100528697B1 (en) Method and Apparatus for Testing Liquid Crystal Display
TW437095B (en) Substrate for photoelectric device, active matrix substrate and the inspection method of substrate for photoelectric device
KR20060015201A (en) Array substrate and mother board and liquid crystal display having the same
KR20070002147A (en) Test process for liquid crystal display device
JP3251474B2 (en) Active matrix substrate
KR20090094534A (en) Display substrate, method for repairing a bad thereof and mother substrate having the display substrate
CN101059605B (en) Apparatus and method of testing display panel
CN110850651A (en) Display panel and test system
KR100370801B1 (en) Inspection Method of Thin Film Transistor Array Board
KR100576629B1 (en) TFT array substrate of LCD device and method for testing the same
KR101271525B1 (en) Array substrate for Liquid crystal display device
KR100303207B1 (en) Thin Film Transistor Matrix Substrate with a Testing circuit
JP3586049B2 (en) LCD panel
KR100909781B1 (en) Inspection apparatus and inspection method of array substrate for liquid crystal display
KR101621560B1 (en) Test pattern of Liquid crystal display device
KR20070033699A (en) Thin Film Transistor Board and Inspection and Repair Method
KR100528695B1 (en) Method and Apparatus for Testing Flat Panel Display
KR100646777B1 (en) Liquid crystal display device having static electricity protection circuit and display inspection method using static electricity protection circuit
JPH07287249A (en) Thin film transistor array and its inspection method
JP3439038B2 (en) Inspection method and apparatus for liquid crystal display substrate
KR100296551B1 (en) Defective Inspection Method of LCD
JP3266502B2 (en) Inspection method of liquid crystal display

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20010612

Effective date: 20020930

Free format text: TRIAL NUMBER: 2001101001658; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20010612

Effective date: 20020930

S901 Examination by remand of revocation
GRNO Decision to grant (after opposition)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121228

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20131227

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20141230

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20151228

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20161214

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20171218

Year of fee payment: 16

EXPY Expiration of term