KR20000021891A - Method of fabricating mos transistor in semiconductor device - Google Patents

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Abstract

PURPOSE: A method of fabricating a mos(Metal Oxide Semiconductor) transistor in a semiconductor device is to form an isolated film thinly in the both sides walls of a gate electrode, thereby improving a gap fill property, retaining the etching margin upon etching for forming an isolated film spacer and preventing the semiconductor substrate from damaging. CONSTITUTION: A method comprises steps of: subsequently forming a first isolated film, a conductive film and a second isolated film on a semiconductor substrate(100); subsequently etching the first isolated film and the conductive films using a mask for a gate electrode to form a gate electrode(106); forming a third isolated film(108) on the semiconductor substrate comprising the gate electrode, wherein the third isolated film is formed thickly on the gate electrode and the first isolated film and is formed thinly on the both sides walls of the gate electrode; forming an isolated film spacer on the third isolated film at the both sides of the gate electrode; injecting impurity ion on the semiconductor substrate of the both sides of the isolated film spacer to form source/drain areas; subsequently removing the third and the first isolated films remaining at the both sides of the isolated film spacer; and forming the silicide on the semiconductor substrate of the both sides of the isolated film spacer.

Description

반도체 장치의 모스 트랜지스터 제조 방법(METHOD OF FABRICATING MOS TRANSISTOR FOR SEMICONDUCTOR DEVICE)METHOD OF FABRICATING MOS TRANSISTOR FOR SEMICONDUCTOR DEVICE

본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 반도체 장치의 모스 트랜지스터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to a method of manufacturing a MOS transistor of a semiconductor device.

도 1은 일반적인 모스 트랜지스터의 구조를 보여주는 도면이다.1 is a view illustrating a structure of a general MOS transistor.

도 1을 참조하면, 반도체 장치의 모스 트랜지스터 형성 방법은, 먼저 반도체 기판(10)에 활성 영역과 비활성 영역을 정의하기 위한 소자 격리 영역(도면에 미도시)이 형성된다. 이어, 상기 반도체 기판(10) 상에 게이트 산화막(12)을 사이에 두고 게이트 전극용 도전막(13 및 14)과 게이트 마스크(15)가 차례로 형성된다. 상기 도전막(13 및 14)은 폴리실리콘막(13)과 실리사이드막(14)이 적층된 구조를 갖는 다층막이고, 상기 게이트 마스크(13)는 실리콘 질화막으로 형성된다.Referring to FIG. 1, in the method of forming a MOS transistor of a semiconductor device, an element isolation region (not shown) for defining an active region and an inactive region is first formed in a semiconductor substrate 10. Subsequently, the gate electrode conductive films 13 and 14 and the gate mask 15 are sequentially formed on the semiconductor substrate 10 with the gate oxide film 12 interposed therebetween. The conductive films 13 and 14 are multilayer films having a structure in which a polysilicon film 13 and a silicide film 14 are stacked, and the gate mask 13 is formed of a silicon nitride film.

이어, 게이트 전극 형성용 마스크를 사용하여 상기 게이트 마스크(15), 도전막(14 및 13)을 차례로 식각함으로써 게이트 전극(16)이 형성된다. 다음에, 상기 게이트 전극(16) 양측의 반도체 기판(10) 내에 저농도 n형 불순물 이온이 주입된다. 이는, 소자의 동작 전압을 향상시키기 위함이다.Subsequently, the gate mask 15 and the conductive layers 14 and 13 are sequentially etched using the gate electrode forming mask to form the gate electrode 16. Next, low concentration n-type impurity ions are implanted into the semiconductor substrate 10 on both sides of the gate electrode 16. This is to improve the operating voltage of the device.

다음에, 상기 게이트 전극(16)을 포함하여 상기 반도체 기판(10) 상에 실리콘 질화막이 형성된다. 상기 실리콘 질화막을 에치 백 공정으로 식각함으로써 상기 게이트 전극(16)의 양측벽에 절연막 스페이서(18)가 형성된다. 그후, 상기 게이트 스페이서(18) 양측의 반도체 기판(10)에 고농도의 n형 불순물 이온을 주입하여 소스/드레인 영역을 형성함으로써 모스 트랜지스터가 형성된다.Next, a silicon nitride film is formed on the semiconductor substrate 10 including the gate electrode 16. The silicon nitride film is etched by an etch back process to form an insulating film spacer 18 on both sidewalls of the gate electrode 16. Thereafter, a MOS transistor is formed by implanting a high concentration of n-type impurity ions into the semiconductor substrate 10 on both sides of the gate spacer 18 to form a source / drain region.

그러나, 후속 모스 트랜지스터의 속도를 향상시키기 위해 수행되는 샐러사이데이션(salicidation) 공정시 상기 절연막 스페이서(18) 형성을 위한 실리콘 질화막의 식각시 손상된 반도체 기판(10)에 스파이킹(spiking)이나 피팅(pitting)이 유발되어 소스/드레인 영역에서 상기 게이트 전극(16) 아래의 채널(channel) 영역 쪽으로 누설 전류가 발생할 수 있다. 상기 샐러사이데이션 공정은 예를 들어, Co막으로 수행된다.However, spikes or fittings to the damaged semiconductor substrate 10 during etching of the silicon nitride film for forming the insulating film spacers 18 during the salicidation process performed to improve the speed of subsequent MOS transistors ( Pitting may be induced to generate a leakage current from the source / drain region toward the channel region below the gate electrode 16. The sacrification process is performed with, for example, a Co film.

상술한 문제점을 해결하기 위해서, 상기 절연막 스페이서(18)를 형성하기 전에 상기 게이트 전극(16)을 포함하여 반도체 기판(10) 상에 절연막 SiO2가 형성된다. 즉, 상기 절연막을 형성함으로써 후속 절연막 스페이서 형성을 위한 식각 공정시 반도체 기판(10)이 받는 손상을 방지할 수 있다.In order to solve the above-described problem, before forming the insulating film spacer 18, the insulating film SiO 2 is formed on the semiconductor substrate 10 including the gate electrode 16. That is, by forming the insulating layer, damage to the semiconductor substrate 10 during the etching process for forming the subsequent insulating layer spacer can be prevented.

그러나, 상기 게이트 전극(16)의 표면을 따라 형성되는 상기 절연막이 두껍게 형성되면 후속 층간 절연막 증착시 게이트 전극과 전극 사이의 갭 필(gap fill) 특성이 저하되어 보이드가 생길 수 있고, 얇게 형성되면 후속 절연막 스페이서 형성을 위한 실리콘 질화막의 식각시 식각 마진(etch margin)이 저하되어 소스/드레인 영역의 반도체 기판(10)의 손상을 유발하는 문제가 생길 수 있다.However, if the insulating film formed along the surface of the gate electrode 16 is thick, the gap fill property between the gate electrode and the electrode may be degraded during subsequent interlayer insulating film deposition. When etching the silicon nitride layer for forming the next insulating layer spacer, an etch margin may be lowered, which may cause damage to the semiconductor substrate 10 in the source / drain region.

본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 절연막 스페이서 형성을 위한 식각 공정시 식각 마진을 확보하여 반도체 기판의 손상을 방지할 수 있고 갭 필(gap fill) 특성을 향상시킬 수 있는 반도체 장치의 모스 트랜지스터 제조 방법을 제공함에 그 목적이 있다.The present invention is proposed to solve the above-mentioned problems, a semiconductor that can prevent the damage to the semiconductor substrate by securing the etching margin during the etching process for forming the insulating film spacer and can improve the gap fill (gap fill) characteristics It is an object to provide a method of manufacturing a MOS transistor of the device.

도 1은 일반적인 반도체 장치의 모스 트랜지스터의 구조를 보여주는 도면; 그리고1 is a view showing the structure of a MOS transistor of a general semiconductor device; And

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 장치의 모스 트랜지스터 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.2A through 2D are flowcharts sequentially illustrating processes of a MOS transistor manufacturing method of a semiconductor device according to an embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

10, 100 : 반도체 기판 12, 102 : 게이트 산화막10, 100: semiconductor substrate 12, 102: gate oxide film

16, 106 : 게이트 전극 108 : 절연막16, 106 gate electrode 108 insulating film

18, 110 : 절연막 스페이서18, 110: insulating film spacer

(구성)(Configuration)

상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 모스 트랜지스터 제조 방법은, 반도체 기판 상에 제 1 절연막, 도전막, 그리고 제 2 절연막을 차례로 형성하는 단계와; 게이트 전극 형성용 마스크를 사용하여 상기 제 1 절연막과 도전막을 차례로 식각하여 게이트 전극을 형성하는 단계와; 상기 게이트 전극을 포함한 반도체 기판 상에 제 3 절연막을 형성하되, 상기 게이트 전극과 제 1 절연막 위에는 두꺼운 두께로 형성되고, 게이트 전극의 양측벽에는 얇은 두께로 형성되는 단계와; 상기 게이트 전극 양측의 제 3 절연막 상에 절연막 스페이서를 형성하는 단계와; 상기 절연막 스페이서 양측의 반도체 기판에 불순물 이온을 주입하여 소스, 드레인 영역을 형성하는 단계와; 상기 절연막 스페이서 양측에 남아있는 제 3 및 제 1 절연막을 차례로 제거하는 단계 및; 상기 절연막 스페이서 양측의 반도체 기판 상에 실리사이드를 형성하는 단계를 포함한다.According to the present invention for achieving the above object, a MOS transistor manufacturing method of a semiconductor device includes the steps of sequentially forming a first insulating film, a conductive film, and a second insulating film on a semiconductor substrate; Forming a gate electrode by sequentially etching the first insulating film and the conductive film using a gate electrode forming mask; Forming a third insulating film on the semiconductor substrate including the gate electrode, wherein the third insulating film is formed on the gate electrode and the first insulating film to have a thick thickness and is formed on both sidewalls of the gate electrode to have a thin thickness; Forming an insulating film spacer on a third insulating film on both sides of the gate electrode; Implanting impurity ions into the semiconductor substrate on both sides of the insulating film spacer to form a source and a drain region; Sequentially removing the third and first insulating films remaining on both sides of the insulating film spacer; Forming silicide on the semiconductor substrate on both sides of the insulating film spacer.

(작용)(Action)

도 2b를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 모스 트랜지스터 제조 방법은, 반도체 기판 상에 형성된 제 1 절연막, 도전막, 그리고 제 2 절연막을 게이트 전극 형성용 마스크를 사용하여 차례로 식각함으로써 게이트 전극이 형성된다. 상기 게이트 전극을 포함한 반도체 기판 상에 제 3 절연막을 형성하되, 상기 게이트 전극과 제 1 절연막 위에는 두꺼운 두께로 형성되고, 게이트 전극의 양측벽에는 얇은 두께로 형성된다. 이어, 게이트 전극 양측의 제 3 절연막 상에 절연막 스페이서 형성 후, 상기 절연막 스페이서 양측의 반도체 기판에 불순물 이온을 주입함으로써 소스, 드레인 영역이 형성된다. 상기 절연막 스페이서 양측에 남아있는 제 3 및 제 1 절연막을 차례로 제거하고 나서, 상기 절연막 스페이서 양측의 반도체 기판 상에 실리사이드가 형성된다. 이와 같은 반도체 장치의 모스 트랜지스터 제조 방법에 의해서, 게이트 전극의 표면을 따라 후속 식각 공정시 기판 손상을 방지하기 위한 절연막의 형성시, 게이트 전극의 양측벽에는 얇게 형성함으로써 갭 필(gap fill) 특성을 향상시킬 수 있고, 게이트 전극 위와 기판 상에는 두껍게 형성함으로써 절연막 스페이서 형성을 위한 식각시 식각 마진을 확보하여 반도체 기판이 손상되는 것을 방지할 수 있다.Referring to FIG. 2B, in a method of manufacturing a MOS transistor of a novel semiconductor device according to an embodiment of the present invention, a first insulating film, a conductive film, and a second insulating film formed on a semiconductor substrate are sequentially ordered using a mask for forming a gate electrode. The gate electrode is formed by etching. A third insulating film is formed on the semiconductor substrate including the gate electrode. The third insulating film is formed on the gate electrode and the first insulating film, and a thin thickness is formed on both sidewalls of the gate electrode. Subsequently, after the insulating film spacers are formed on the third insulating films on both sides of the gate electrode, source and drain regions are formed by implanting impurity ions into the semiconductor substrates on both sides of the insulating film spacers. After removing the third and first insulating films remaining on both sides of the insulating film spacer, silicide is formed on the semiconductor substrates on both sides of the insulating film spacer. In the method of manufacturing a MOS transistor of a semiconductor device, a thin film is formed on both sidewalls of the gate electrode when the insulating film is formed along the surface of the gate electrode to prevent substrate damage during the subsequent etching process. By forming a thick layer on the gate electrode and on the substrate, it is possible to secure an etching margin during etching for forming the insulating film spacer, thereby preventing the semiconductor substrate from being damaged.

(실시예)(Example)

이하, 도 2a 내지 도 2d를 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 2A to 2D.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 장치의 게이트 전극 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.2A through 2D are flowcharts sequentially illustrating processes of a method of forming a gate electrode of a semiconductor device according to an embodiment of the present invention.

도 2a를 참조하면, 본 발명의 반도체 장치의 게이트 전극 형성 방법은, 먼저 반도체 기판(100)에 활성 영역과 비활성 영역을 정의하기 위한 소자 격리 영역(도면에 미도시)이 형성된다. 이어, 상기 반도체 기판(100) 상에 게이트 산화막(102)을 사이에 두고 게이트 전극 형성용 도전막(103 및 104)과 게이트 마스크(105)가 차례로 적층된다. 상기 도전막(103 및 104)은 폴리실리콘막(103)과 실리사이드막(146)이 적층된 구조를 갖는 다층막이며, 상기 게이트 마스크(105)는 실리콘 질화막으로 형성된다.Referring to FIG. 2A, in the gate electrode forming method of the semiconductor device of the present invention, an element isolation region (not shown) for defining an active region and an inactive region is first formed in the semiconductor substrate 100. Subsequently, the gate electrode forming conductive films 103 and 104 and the gate mask 105 are sequentially stacked on the semiconductor substrate 100 with the gate oxide film 102 interposed therebetween. The conductive films 103 and 104 are multilayer films having a structure in which a polysilicon film 103 and a silicide film 146 are stacked, and the gate mask 105 is formed of a silicon nitride film.

다음에, 게이트 전극 형성용 마스크를 사용하여 상기 게이트 산화막(102)의 표면이 노출될 때까지 상기 게이트 마스크(105)와 도전막(104 및 103)을 차례로 식각함으로써 게이트 전극(106)이 형성된다.Next, the gate electrode 106 is formed by sequentially etching the gate mask 105 and the conductive films 104 and 103 until the surface of the gate oxide film 102 is exposed using a gate electrode forming mask. .

도 2b에 있어서, 상기 게이트 전극(106)의 양측에 소자의 동작 전압을 향상시키기 위한 저농도 n형 불순물 이온이 주입된다. 이어, 상기 게이트 전극(106)을 포함하여 상기 게이트 산화막(102) 상에 후속 절연막 스페이서 형성을 위한 식각시 반도체 기판(100)의 손상을 방지하기 위한 절연막(108) SiO2가 형성된다.In FIG. 2B, low concentration n-type impurity ions are implanted into both sides of the gate electrode 106 to improve the operating voltage of the device. Subsequently, an insulating layer 108 SiO 2 is formed on the gate oxide layer 102 including the gate electrode 106 to prevent damage to the semiconductor substrate 100 during etching to form a subsequent insulating layer spacer.

본 발명에 따른 상기 절연막(108)은, 평면보다 측면이 얇은 두께로 형성되는 막이며, 상기 게이트 전극(106)의 양측면(A)보다 게이트 전극(106)과 게이트 산화막(102) 위(B)에 더 두껍게 형성할 수 있는 CVD(chemical vapor deposition) 장비로 증착된다. 결과적으로 도 2b에 도시된 바와 같이, 상기 게이트 전극(106)의 양측면(A)에는 얇은 두께로 형성되고, 게이트 전극(106)과 게이트 산화막(102) 위(B)에는 두꺼운 두께로 형성된다. 여기서, 상기 절연막(108)은 상기 게이트 전극(106)과 게이트 산화막(102) 위(B)에 약 500Å 이하의 두께로 형성된다.The insulating film 108 according to the present invention is a film having a thinner side surface than a plane, and is formed on the gate electrode 106 and the gate oxide film 102 above the side surfaces A of the gate electrode 106. It is deposited by chemical vapor deposition (CVD) equipment that can be formed thicker. As a result, as shown in FIG. 2B, both sides A of the gate electrode 106 are formed to have a thin thickness, and the gate electrode 106 and the gate oxide layer 102 are formed to have a thick thickness. Here, the insulating film 108 is formed on the gate electrode 106 and the gate oxide film 102 (B) to a thickness of about 500 kΩ or less.

도 2c를 참조하면, 상기 절연막(108) 상에 스페이서 형성용 절연막 Si3N4막이 형성된다. 상기 절연막을 에치 백 공정으로 전면 식각함으로써 상기 게이트 전극(106) 양측벽의 절연막(108) 상에 절연막 스페이서(110)가 형성된다.Referring to FIG. 2C, an insulating film for forming spacers Si 3 N 4 is formed on the insulating film 108. An insulating layer spacer 110 is formed on the insulating layer 108 on both sidewalls of the gate electrode 106 by etching the entire insulating layer through an etch back process.

이어, 상기 절연막 스페이서(110) 양측의 반도체 기판(100) 내에 고농도의 n형 불순물 이온을 주입함으로써 모스 트랜지스터가 형성된다. 그리고 나서, 상기 절연막 스페이서(110) 양측에 남아았는 절연막(108)과 게이트 산화막(102)이 등방성 식각으로 차례로 제거된다.Next, a MOS transistor is formed by implanting a high concentration of n-type impurity ions into the semiconductor substrate 100 on both sides of the insulating film spacer 110. Then, the insulating film 108 and the gate oxide film 102 remaining on both sides of the insulating film spacer 110 are sequentially removed by isotropic etching.

다음에, 상기 반도체 기판(100)의 전면에 Co막을 형성하고 나서 샐러사이데이션 공정을 수행한 후, 반도체 기판(100)과 반응하지 않은 Co막을 제거함으로써 도 2d와 같이, 상기 반도체 기판(100)에 소자의 속도를 향상시키기 위한 실리사이드(112)가 형성된다. 이때, 상기 절연막(108)의 두꺼운 부분(참조 부호 B)에 의해 절연막 스페이서(110) 형성을 위한 식각 공정시 반도체 기판(100)이 손상되는 것을 방지함으로써 상기 샐러사이데이션 공정시 스파이킹 및 피팅과 같은 현상이 생기지 않는다. 그리고, 상기 절연막(108)의 얇은 부분(참조 부호 A)에 의해 후속 층간 절연막 증착시 갭 필링이 잘 이루어진다.Next, after forming a Co film on the entire surface of the semiconductor substrate 100 and then performing a sacrification process, the semiconductor substrate 100 is removed as shown in FIG. 2D by removing the Co film that has not reacted with the semiconductor substrate 100. The silicide 112 is formed to improve the speed of the device. At this time, the semiconductor substrate 100 is prevented from being damaged during the etching process for forming the insulating film spacer 110 by the thick portion (B) of the insulating film 108. The same phenomenon does not occur. The thin portion of the insulating film 108 (reference A) facilitates gap filling during subsequent interlayer insulating film deposition.

본 발명은 게이트 전극의 표면을 따라 후속 식각 공정시 기판 손상을 방지하기 위한 절연막의 형성시, 게이트 전극의 양측벽에는 얇게 형성함으로써 갭 필(gap fill) 특성을 향상시킬 수 있고, 게이트 전극 위와 기판 상에는 두껍게 형성함으로써 절연막 스페이서 형성을 위한 식각시 식각 마진을 확보하여 반도체 기판이 손상되는 것을 방지할 수 있는 효과가 있다.According to the present invention, when forming an insulating film to prevent damage to the substrate during the subsequent etching process along the surface of the gate electrode, a thin film is formed on both sidewalls of the gate electrode, thereby improving the gap fill characteristic, and forming a gap fill on the gate electrode and the substrate. The thickness is formed on the upper layer to secure the etching margin during etching for forming the insulating film spacer, thereby preventing the semiconductor substrate from being damaged.

Claims (5)

반도체 기판 상에 제 1 절연막, 도전막, 그리고 제 2 절연막을 차례로 형성하는 단계와;Sequentially forming a first insulating film, a conductive film, and a second insulating film on the semiconductor substrate; 게이트 전극 형성용 마스크를 사용하여 상기 제 1 절연막과 도전막을 차례로 식각하여 게이트 전극을 형성하는 단계와;Forming a gate electrode by sequentially etching the first insulating film and the conductive film using a gate electrode forming mask; 상기 게이트 전극을 포함한 반도체 기판 상에 제 3 절연막을 형성하되, 상기 게이트 전극과 제 1 절연막 위에는 두꺼운 두께로 형성되고, 게이트 전극의 양측벽에는 얇은 두께로 형성되는 단계와;Forming a third insulating film on the semiconductor substrate including the gate electrode, wherein the third insulating film is formed on the gate electrode and the first insulating film to have a thick thickness and is formed on both sidewalls of the gate electrode to have a thin thickness; 상기 게이트 전극 양측의 제 3 절연막 상에 절연막 스페이서를 형성하는 단계와;Forming an insulating film spacer on a third insulating film on both sides of the gate electrode; 상기 절연막 스페이서 양측의 반도체 기판에 불순물 이온을 주입하여 소스, 드레인 영역을 형성하는 단계와;Implanting impurity ions into the semiconductor substrate on both sides of the insulating film spacer to form a source and a drain region; 상기 절연막 스페이서 양측에 남아있는 제 3 및 제 1 절연막을 차례로 제거하는 단계 및;Sequentially removing the third and first insulating films remaining on both sides of the insulating film spacer; 상기 절연막 스페이서 양측의 반도체 기판 상에 실리사이드를 형성하는 단계를 포함하는 반도체 장치의 모스 트랜지스터 제조 방법.Forming a silicide on a semiconductor substrate on both sides of the insulating film spacer. 제 1 항에 있어서,The method of claim 1, 상기 제 1 절연막은 게이트 산화막이고, 제 2 절연막은 실리콘 질화막인 반도체 장치의 모스 트랜지스터 제조 방법The first insulating film is a gate oxide film, and the second insulating film is a silicon nitride film. 제 1 항에 있어서,The method of claim 1, 상기 도전막은 폴리실리콘막과 실리사이드막이 적층된 구조를 갖는 반도체 장치의 모스 트랜지스터 제조 방법.And the conductive film has a structure in which a polysilicon film and a silicide film are laminated. 제 1 항에 있어서,The method of claim 1, 상기 제 3 절연막은 SiO2막이고, 측면보다 평면이 많이 증착되는 CVD(chemical vapor deposition) 공정으로 형성되는 반도체 장치의 모스 트랜지스터 제조 방법.The third insulating film is a SiO 2 film, the MOS transistor manufacturing method of a semiconductor device formed by a chemical vapor deposition (CVD) process is deposited more plane than the side. 제 1 항에 있어서,The method of claim 1, 상기 절연막 스페이서는 Si3N4막인 반도체 장치의 모스 트랜지스터 제조 방법.And the insulating film spacer is a Si 3 N 4 film.
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