KR20000019106U - Power fail detecting circuit - Google Patents
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Abstract
본 고안은 전력 오류 감지 회로에 관한 것으로, 종래 능동 소자를 통해 직류적인 특성에 의하여 동작하는 전력 오류 감지 회로를 적용한 마이크로 콘트롤러에 있어서 실제 공급되는 전력에 노이즈가 매우 불규칙적이고 시간적으로 매우 짧은 순간에 발생되면, 그로 인하여 응답시간이 매우 길어지고, 그에 따라 원하는 감지 전압으로 조절하기 위하여 트랜지스터의 길이(length)가 커지는 문제점이 있었다. 따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 능동 소자와 수동 소자에 의한 복수의 기준전압을 생성하여 이를 비교하여 전력 오류를 감지함으로써, 공급되는 전력에 발생되는 순간적인 노이즈의 영향을 최소화하여 응답시간이 빨라지고, 또한, 수동 소자의 저항비를 변화시켜 원하는 검출 레벨로 변경이 용이한 효과가 있다.The present invention relates to a power error detection circuit. In a microcontroller employing a power error detection circuit operated by a direct current characteristic through an active element, noise is very irregular and occurs at a very short time in actual time. As a result, the response time becomes very long, and accordingly, there is a problem in that the length of the transistor is increased to adjust to a desired sensing voltage. Accordingly, the present invention has been devised to solve the above-described problems, and generates a plurality of reference voltages by the active element and the passive element, compares them, and detects a power error, thereby generating instantaneous power generated by the supplied power. The response time is shortened by minimizing the influence of noise, and the resistance ratio of the passive element is changed to easily change to a desired detection level.
Description
본 고안은 전력 오류 감지 회로에 관한 것으로, 특히 공급되는 전원의 오류를 감지하는 전력 오류 감지 회로에 있어서 능동 소자와 수동 소자에 의한 복수의 기준전압을 생성하여 이를 비교하여 전력 오류를 감지함으로써 응답시간이 최소화되도록 한 전력 오류 감지 회로에 관한 것이다.The present invention relates to a power error detection circuit. In particular, in a power error detection circuit for detecting an error in a supplied power supply, a plurality of reference voltages generated by an active element and a passive element are generated and compared to detect a power error. This relates to a power error detection circuit that is minimized.
도 1는 종래 전력 오류 감지 회로의 구성을 보인 블록도로서, 이에 도시된 바와 같이 피에프디 오프신호(PFD_OFF)의 제어를 받아 전원전압(VDD)을 기준전압(Vref)으로 정류하여 출력하는 정전압 회로(10)와; 상기 정전압 회로(10)의 기준전압(Vref)의 레벨을 소정 레벨의 로직 문턱 전압과 비교하여 큰 값인지 작은값인지 비교하는 로직 레벨 감지기(20)와; 상기 로직 레벨 감지기(20)의 출력전압을 버퍼링하여 출력하는 버퍼(30)로 구성된다.FIG. 1 is a block diagram illustrating a conventional power error detection circuit. As shown in FIG. 1, a constant voltage circuit is configured to rectify and output a power supply voltage VDD as a reference voltage Vref under the control of a PDP off signal PFD_OFF. 10; A logic level detector (20) for comparing the level of the reference voltage (Vref) of the constant voltage circuit (10) with a large or small value by comparing a level of a logic threshold voltage of a predetermined level; The buffer 30 is configured to buffer and output the output voltage of the logic level detector 20.
그리고, 상기 정전압 회로(10)는 도 2에 도시된 바와 같이 게이트로 인가되는 상기 피에프디 오프 신호(PFD_OFF)에 의해 도통제어되어 소오스의 전원전압(VDD)을 드레인의 기준전압(Vref)으로 출력하는 피모스 트랜지스터(PM1)와; 게이트로 인가되는 상기 피에프디 오프 신호(PFD_OFF)에 의해 도통제어되어 소오스의 접지전압(VSS)을 드레인의 기준전압(Vref)으로 출력하는 제1 엔모스 트랜지스터(NM1)와; 소오스가 접지되며, 게이트와 드레인으로 상기 기준전압(Vref)을 공통 입력받아 도통제어되는 제2 엔모스 트랜지스터(NM2)로 구성되며, 상기 로직 레벨 감지기(20)는 상기 정전압 회로(10)의 기준전압(Vref)을 각각 게이트에 인가받아 도통제어되는 피모스 및 엔모스 트랜지스터로 구성하여 상기 기준전압(Vref)을 반전하여 출력하는 인버터(INV1)로 구성되며, 상기 버퍼(30)는 상기 로직 레벨 감지기(20)의 출력을 반전하여 출력하는 인버터(INV2)로 구성되며, 이와 같이 구성된 종래 기술에 따른 동작과정을 상세히 설명한다.As shown in FIG. 2, the constant voltage circuit 10 is electrically controlled by the FD_OFF signal applied to a gate to output a source power supply voltage VDD to a drain reference voltage Vref. A PMOS transistor PM1; A first NMOS transistor NM1 that is electrically controlled by the FPD_OFF signal applied to the gate and outputs a source ground voltage VSS to a drain reference voltage Vref; A source is grounded, and is configured as a second NMOS transistor NM2 that is electrically controlled by receiving the reference voltage Vref through a gate and a drain. The logic level detector 20 is a reference of the constant voltage circuit 10. Inverter INV1 is configured by inverting and outputting the reference voltage Vref by configuring PMOS and NMOS transistors that receive voltage Vref to the gate, respectively, and conducting control. The buffer 30 is the logic level. An inverter INV2 for inverting and outputting the output of the detector 20 will be described in detail.
우선, 전력 오류 감지 회로를 마이크로 콘트롤러(미도시)에 적용했다고 가정하는 경우, 상기 마이크로 콘트롤러에 전원이 인가되지 않으면, 중앙 처리 장치(미도시)는 피에프디 오프 신호(PFD_OFF)를 고전위로 인가하여 상기 전력 오류 감지 회로를 디스에이블시킨다.First, if it is assumed that the power error detection circuit is applied to a microcontroller (not shown), if no power is applied to the microcontroller, the central processing unit (not shown) applies the F.D.OFF signal PFD_OFF at high potential. Disable the power error detection circuit.
즉, 상기 중앙 처리 장치로 부터 인가되는 피에프디 오프 신호(PFD_OFF)가 고전위로 출력됨에 따라 이를 게이트에 인가받은 피모스 트랜지스터(PM1)는 턴오프되나 이를 게이트에 인가받은 엔모스 트랜지스터(NM1)는 턴온됨에 따라 기준전압(Vref)으로 접지전압(VSS)이 출력되므로 정전압회로(10)는 접지전압(VSS)을 출력하게 된다.That is, as the PDP off signal PFD_OFF applied from the CPU is output at high potential, the PMOS transistor PM1 applied to the gate is turned off, but the NMOS transistor NM1 applied to the gate is turned off. As the ground voltage VSS is output as the reference voltage Vref as turned on, the constant voltage circuit 10 outputs the ground voltage VSS.
따라서, 상기 정전압회로(10)의 저전위 기준전압(Vref)를 입력받은 로직 레벨 감지기(20) 및 버퍼(30)내 제1,제2 인버터(INV1)(INV2)를 통해 순차적으로 반전되어 출력되므로 플래그 신호(FLAG)는 저전위의 접지전압(VSS)이 출력된다.Accordingly, the low voltage reference voltage Vref of the constant voltage circuit 10 is sequentially inverted and output through the logic level detector 20 and the first and second inverters INV1 and INV2 in the buffer 30. Therefore, the flag signal FLAG outputs the low potential ground voltage VSS.
그리고, 상기 마이크로 콘트롤러에 전원이 인가되면, 상기 중앙 처리 장치는 피에프디 오프 신호(PFD_OFF)를 저전위로 인가하여 상기 전력 오류 감지 회로를 인에이블시킨다. 즉, 상기 피에프디 오프 신호(PFD_OFF)가 저전위로 출력되면, 상기 저전위 피에프디 오프 신호(PFD_OFF)를 게이트에 각각 입력받은 피모스 트랜지스터(PM1)는 턴온되나 엔모스 트랜지스터(NM1)는 턴오프된다.In addition, when power is applied to the microcontroller, the central processing unit applies the F.D.OFF signal PFD_OFF at a low potential to enable the power error detection circuit. That is, when the PDP off signal PFD_OFF is output at a low potential, the PMOS transistor PM1 receiving the low potential PDP off signal PFD_OFF, respectively, is turned on but the NMOS transistor NM1 is turned off. do.
따라서, 상기 피모스 트랜지스터(PM1)를 통해 전원전압(VDD)을 게이트 및 드레인으로 공통입력받은 엔모스 트랜지스터(NM2)는 이를 소정레벨의 정류하여 출력하게 되므로, 상기 정전압 회로(10)는 소정 레벨의 기준전압(Vref)을 출력하게 된다.Therefore, the NMOS transistor NM2, which commonly receives the power supply voltage VDD as the gate and the drain through the PMOS transistor PM1, rectifies and outputs the NMOS transistor at a predetermined level, so that the constant voltage circuit 10 has a predetermined level. Will output a reference voltage of Vref.
그리고, 상기 정전압 회로(10)에서 출력되는 기준전압(Vref)을 입력받은 로직 레벨 감지기(20)는 상기 기준전압(Vref)의 레벨이 로직 문턱전압보다 큰 값인지 작은 값인지를 비교하여 그 결과를 버퍼(30)를 통하여 반전하여 최종 플래그 신호(FLAG)로 출력하게 된다.In addition, the logic level detector 20 receiving the reference voltage Vref output from the constant voltage circuit 10 compares whether the level of the reference voltage Vref is greater than or less than a logic threshold voltage, and as a result, Is inverted through the buffer 30 and output as a final flag signal FLAG.
즉, 상기 로직 레벨 감지기(20)는 상기 기준전압(Vref)이 로직 문턱 전압보다 작은 값이면 전원전압(VDD)을 출력하나, 큰 값이면 접지전압(VSS)을 출력하게 된다.That is, the logic level detector 20 outputs a power supply voltage VDD if the reference voltage Vref is less than the logic threshold voltage, but outputs a ground voltage VSS if the reference voltage Vref is smaller than the logic threshold voltage.
종래 능동 소자를 통해 직류적인 특성에 의하여 동작하는 전력 오류 감지 회로를 적용한 마이크로 콘트롤러에 있어서 실제 공급되는 전력에 노이즈가 매우 불규칙적이고 시간적으로 매우 짧은 순간에 발생되면, 그로 인하여 응답시간이 매우 길어지고, 그에 따라 원하는 감지 전압으로 조절하기 위하여 트랜지스터의 길이가 커지는 문제점이 있었다.In a microcontroller using a power error detection circuit operating by a direct current characteristic through a conventional active element, when noise is generated at a very irregular and very short time in actual power supply, the response time becomes very long, Accordingly, there is a problem in that the length of the transistor is increased to adjust to a desired sensing voltage.
따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 능동 소자와 수동 소자에 의한 복수의 기준전압을 생성하여 이를 비교하여 전력 오류를 감지함으로써 응답시간이 최소화되도록 한 전력 오류 감지 회로를 제공함에 그 목적이 있다.Therefore, the present invention was devised to solve the above-mentioned problems, and generates a plurality of reference voltages by the active element and the passive element, compares them, and detects the power error, thereby minimizing the response time. The purpose is to provide a circuit.
도 1은 종래 전력 오류 감지 회로의 구성을 보인 블록도.1 is a block diagram showing the configuration of a conventional power error detection circuit.
도 2는 도 1의 전력 오류 감지 회로의 상세한 구성을 보인 회로도.2 is a circuit diagram showing a detailed configuration of the power error detection circuit of FIG.
도 3은 본 고안 전력 오류 감지 회로의 구성을 보인 블록도.Figure 3 is a block diagram showing the configuration of the power error detection circuit of the present invention.
도 4는 도 3의 전력 오류 감지 회로의 상세한 구성을 보인 회로도.4 is a circuit diagram showing a detailed configuration of the power error detection circuit of FIG.
도 5는 도 3에서 제1,제2 기준전압의 레벨에 따른 출력을 보인 파형도.FIG. 5 is a waveform diagram illustrating output according to levels of first and second reference voltages in FIG. 3.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
100,110 : 기준전압부 120 : 차동 증폭부100,110: reference voltage unit 120: differential amplifier
130 : 버퍼 NM1∼NM5 : 엔모스 트랜지스터130: buffer NM1 to NM5: NMOS transistor
PM1∼PM4 : 피모스 트랜지스터 R1,R2 : 저항PM1 to PM4 PMOS transistors R1 and R2 resistors
INV1,INV2 : 인버터INV1, INV2: Inverter
상기와 같은 목적을 달성하기 위한 본 고안의 구성은 피에프디 오프신호의 제어를 받아 전원전압을 정류한 제1 기준전압을 출력하는 제1 기준전압부와; 상기 전원전압을 입력받아 이를 정류한 제2 기준전압을 출력하는 제2 기준전압부와; 상기 제1 기준전압부의 제1 기준전압을 상기 제2 기준전압부의 제2 기준전압에 따라 변동되는 로직 문턱 전압과 비교하는 차동 증폭부와; 상기 차동 증폭부의 출력전압을 버퍼링하여 출력하는 버퍼로 구성하여 된 것을 특징으로 한다.The configuration of the present invention for achieving the above object comprises a first reference voltage unit for outputting a first reference voltage rectified the power supply voltage under the control of the F. off signal; A second reference voltage unit receiving the power voltage and outputting a second reference voltage rectified thereto; A differential amplifier configured to compare the first reference voltage of the first reference voltage unit with a logic threshold voltage that varies with the second reference voltage of the second reference voltage unit; And a buffer configured to buffer and output the output voltage of the differential amplifier.
이하, 본 고안에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, the operation and effect of an embodiment of the present invention will be described in detail.
본 고안인 전력 오류 감지 회로의 구성은 도 2 및 도 3에 도시한 바와 같이 피에프디 오프신호(PFD_OFF)의 제어를 받아 전원전압(VDD)을 정류한 제1 기준전압(Vref1)을 출력하는 제1 기준전압부(100)와; 상기 전원전압(VDD)을 입력받아 이를 정류한 제2 기준전압(Vref2)을 출력하는 제2 기준전압부(110)와; 상기 제1 기준전압부(100)의 제1 기준전압(Vref1)을 상기 제2 기준전압부(110)의 제2 기준전압(Vref2)에 따라 변동되는 로직 문턱 전압과 비교하는 차동 증폭부(120)와; 상기 차동 증폭부(120)의 출력전압을 버퍼링하여 출력하는 버퍼(130)로 구성하며, 상기 제1 기준전압부(100)는 게이트로 인가되는 상기 피에프디 오프 신호(PFD_OFF)에 의해 도통제어되어 소오스의 전원전압(VDD)을 드레인의 기준전압(Vref1)으로 출력하는 피모스 트랜지스터(PM1)와; 게이트로 인가되는 상기 피에프디 오프 신호(PFD_OFF)에 의해 도통제어되어 소오스의 접지전압(VSS)을 드레인의 기준전압으로 출력하는 제1 엔모스 트랜지스터(NM1)와; 소오스가 접지되며, 게이트와 드레인으로 상기 기준전압(Vref1)을 공통 입력받아 도통제어되는 제2 엔모스 트랜지스터(NM2)로 구성하며, 상기 제2 기준전압부(110)는 전원전압(VDD)을 분압하여 제2 기준전압(Vref2)을 출력하는 제1,제2 저항(R1)(R2)으로 구성한다.The power error detection circuit of the present invention is configured to output a first reference voltage Vref1 rectified from the power supply voltage VDD under the control of the F.D.OFF signal PFD_OFF as shown in FIGS. 2 and 3. 1 reference voltage section 100; A second reference voltage unit 110 which receives the power supply voltage VDD and outputs a second reference voltage Vref2 rectified thereto; The differential amplifier 120 compares the first reference voltage Vref1 of the first reference voltage unit 100 with a logic threshold voltage that varies according to the second reference voltage Vref2 of the second reference voltage unit 110. )Wow; And a buffer 130 for buffering and outputting the output voltage of the differential amplifier 120. The first reference voltage unit 100 is electrically controlled by the F.D.OFF signal applied to the gate. A PMOS transistor PM1 for outputting the source power supply voltage VDD to the drain reference voltage Vref1; A first NMOS transistor NM1 that is conductively controlled by the FPD_OFF signal applied to a gate and outputs a source ground voltage VSS as a drain reference voltage; A source is grounded, and is configured as a second NMOS transistor NM2 that is electrically controlled by receiving the reference voltage Vref1 as a gate and a drain. The second reference voltage unit 110 supplies a power supply voltage VDD. The first and second resistors R1 and R2 output the second reference voltage Vref2 by dividing.
그리고, 상기 차동 증폭부(120)는 각각 상기 제1,제2 기준전압(Vref1)(Vref2)을 게이트에 인가받아 도통제어되는 피모스 트랜지스터(PM3)(PM4)와; 드레인에 상기 피모스 트랜지스터(PM3)의 드레인이 연결되고 상기 제1 기준전압(Vref1)을 게이트에 인가받아 도통제어되는 엔모스 트랜지스터(NM4)와; 드레인에 노드(N1)를 통해 상기 피모스 트랜지스터(PM4)의 드레인이 연결되고 상기 제2 기준전압(Vref2)을 게이트에 인가받아 도통제어되는 엔모스 트랜지스터(NM5)와; 게이트로 인가되는 상기 노드(N1)의 전압에 의해 도통제어되어 소오스의 전원전압(VDD)을 드레인에 공통연결된 상기 피모스 트랜지스터(PM3)(PM4)의 소오스로 출력하는 피모스 트랜지스터(PM2)와; 게이트로 인가되는 상기 노드(N2)의 전압에 의해 도통제어되어 소오스의 접지전압(VSS)을 드레인에 공통연결된 상기 엔모스 트랜지스터(NM4)(NM5)의 소오스로출력하는 엔모스 트랜지스터(NM3)로 구성하며, 상기 버퍼(130)는 상기 차동 증폭부(120)의 출력전압을 순차적으로 반전하여 출력하는 제1,제2 인버터(INV1)(INV2)로 구성하며, 이와 같이 구성한 본 고안에 따른 동작과정을 첨부한 도 5를 참조하여 상세히 설명한다.The differential amplifier 120 includes: a PMOS transistor (PM3) (PM4) and the conductive control is applied to the gate by applying the first and second reference voltage (Vref1) (Vref2), respectively; An NMOS transistor NM4 connected to a drain of the PMOS transistor PM3 and electrically connected to the gate by applying the first reference voltage Vref1 to a gate; An NMOS transistor NM5 connected to a drain of the PMOS transistor PM4 through a node N1 and electrically connected and controlled by applying a second reference voltage Vref2 to a gate; PMOS transistor PM2 which is electrically controlled by the voltage of the node N1 applied to the gate and outputs the source voltage VDD of the source to the source of the PMOS transistors PM3 and PM4 commonly connected to the drain; ; An NMOS transistor NM3 that is electrically controlled by the voltage of the node N2 applied to the gate and outputs a source ground voltage VSS to a source of the NMOS transistors NM4 and NM5 commonly connected to a drain. The buffer 130 comprises a first and a second inverter (INV1) (INV2) for sequentially inverting the output voltage of the differential amplifier 120, and outputs the operation, according to the present invention The process will be described in detail with reference to FIG. 5.
우선, 전력 오류 감지 회로를 마이크로 콘트롤러(미도시)에 적용했다고 가정하는 경우, 상기 마이크로 콘트롤러에 전원이 인가되지 않으면, 중앙 처리 장치(미도시)는 피에프디 오프 신호(PFD_OFF)를 고전위로 인가하여 상기 전력 오류 감지 회로를 디스에이블시킨다. 즉, 상기 중앙 처리 장치로 부터 고전위의 피에프디 오프 신호(PFD_OFF)를 게이트에 인가받은 피모스 트랜지스터(PM1)는 턴오프되나 엔모스 트랜지스터(NM1)는 턴온됨에 따라 기준전압(Vref1)으로 접지전압(VSS)이 출력되므로 제1 기준전압부(100)는 전원전압(VDD)의 레벨에 상관없이 접지전압(VSS)을 출력함에 따라 상기 전력 오류 감지 회로는 동작하지 않는다.First, if it is assumed that the power error detection circuit is applied to a microcontroller (not shown), if no power is applied to the microcontroller, the central processing unit (not shown) applies the F.D.OFF signal PFD_OFF at high potential. Disable the power error detection circuit. That is, the PMOS transistor PM1 applied to the gate with the high potential FD_OFF signal from the central processing unit is turned off, but the NMOS transistor NM1 is turned on to ground to the reference voltage Vref1. Since the voltage VSS is output, the power error detection circuit does not operate as the first reference voltage unit 100 outputs the ground voltage VSS regardless of the level of the power supply voltage VDD.
그리고, 상기 마이크로 콘트롤러에 전원이 인가되면, 상기 중앙 처리 장치는 피에프디 오프 신호(PFD_OFF)를 저전위로 인가하여 상기 전력 오류 감지 회로를 인에이블시킨다. 즉, 상기 피에프디 오프 신호(PFD_OFF)가 저전위로 인가하여 상기 제1 기준전압부(100)내 피모스 트랜지스터(PM1)는 턴온시킴과 아울러 엔모스 트랜지스터(NM1)는 턴오프시킨다.In addition, when power is applied to the microcontroller, the central processing unit applies the F.D.OFF signal PFD_OFF at a low potential to enable the power error detection circuit. That is, the PDP off signal PFD_OFF is applied at a low potential to turn on the PMOS transistor PM1 in the first reference voltage unit 100 and to turn off the NMOS transistor NM1.
여기서, 전원전압(VDD)이 소정전압(VDD/2)이하인 경우, 도 5와 도시한 바와 같이 저항(R1)(R2)을 통해 분압하여 출력하는 기준전압부(110)의 기준전압(Vref2)의 레벨이 상기 기준전압(Vref1)보다 낮은 구간에서, 상기 기준전압(Vref2)를 게이트에 각각 입력받은 차동 증폭부(120)내 피모스 트랜지스터(PM4)는 턴온(strong turn-on)되나 엔모스 트랜지스터(NM5)가 턴오프(strong turn-off)됨에 따라 각각 피모스 트랜지스터(PM2)는 턴오프(strong turn-off)되고 엔모스 트랜지스터(NM3)가 턴온(strong turn-on)되며, 그에 따라 피모스 트랜지스터(PM3) 및 엔모스 트랜지스터(NM4)로 구성된 인버터의 로직 문턱 전압은 상기 소정전압(VDD/2)보다 작아진다.Here, when the power supply voltage VDD is less than or equal to the predetermined voltage VDD / 2, as shown in FIG. 5, the reference voltage Vref2 of the reference voltage unit 110 is divided and outputted through the resistors R1 and R2. PMOS transistor PM4 in the differential amplifier 120 receiving the reference voltage Vref2 into the gate is turned on (strong turn-on) while the level of the voltage is lower than the reference voltage Vref1. As transistor NM5 is turned off, PMOS transistor PM2 is turned off, and NMOS transistor NM3 is turned on, respectively. The logic threshold voltage of the inverter composed of the PMOS transistor PM3 and the NMOS transistor NM4 is smaller than the predetermined voltage VDD / 2.
따라서, 상기 차동 증폭부(120)는 상기 제1 기준전압(Vref1)을 게이트에 인가받아 턴온된 상기 피모스 트랜지스터(PM3)에 의해 고전위를 출력하며, 버퍼(130)는 인버터(INV1)(INV2)를 통해 상기 차동 증폭부(120)의 고전위 출력신호를 순차적으로 반전하여 고전위 플래그 신호(FLAG)를 출력한다.Accordingly, the differential amplifier 120 outputs a high potential by the PMOS transistor PM3 turned on by applying the first reference voltage Vref1 to a gate, and the buffer 130 is an inverter INV1 ( The high potential flag signal FLAG is sequentially output by inverting the high potential output signal of the differential amplifier 120 through INV2.
그리고, 상기 전원전압의 레벨이 소정전압(VDD/2)인 경우, 상기 도 5와 같이 기준전압(Vref1) 및 기준전압(vref2)의 레벨이 동일하며, 상기 기준전압(Vref2)를 게이트에 각각 인가받은 상기 피모스 트랜지스터(PM4) 및 엔모스 트랜지스터(NM5)가 턴온(weak turn-off)됨에 따라 상기 피모스 트랜지스터(PM2) 및 엔모스 트랜지스터(NM3)는 턴온(strong turn-on)되며, 그에 따라 상기 피모스 트랜지스터(PM3) 및 엔모스 트랜지스터(NM4)는 로직 문턱 전압이 상기 소정전압(VDD/2)인 인버터로 동작한다.When the level of the power supply voltage is a predetermined voltage VDD / 2, the levels of the reference voltage Vref1 and the reference voltage vref2 are the same as shown in FIG. 5, and the reference voltage Vref2 is applied to the gate, respectively. As the applied PMOS transistor PM4 and the NMOS transistor NM5 are turned on, the PMOS transistor PM2 and the NMOS transistor NM3 are turned on. Accordingly, the PMOS transistor PM3 and the NMOS transistor NM4 operate as inverters having a logic threshold voltage of the predetermined voltage VDD / 2.
따라서, 상기 차동 증폭부(120)는 상기 제1 기준전압(Vref1)을 반전하여 저전위를 출력하게 되므로, 상기 버퍼(130)는 상기 차동 증폭부(120)의 저전위 출력신호를 순차적으로 반전하여 저전위 플래그 신호(FLAG)를 출력한다.Therefore, since the differential amplifier 120 inverts the first reference voltage Vref1 to output a low potential, the buffer 130 sequentially inverts the low potential output signal of the differential amplifier 120. To output the low potential flag signal FLAG.
그리고, 상기 전원전압의 레벨이 소정전압(VDD/2)이상인 경우, 상기 도 5와 같이 기준전압(Vref1)(Vref2)의 레벨이 소정전압(VDD/2)이상이며, 각각 상기 기준전압(Vref2)를 게이트로 인가받은 상기 피모스 트랜지스터(PM4)는 턴오프(strong turn-off)되나 상기 엔모스 트랜지스터(NM5)가 턴온(strong turn-on)됨에 따라 상기 피모스 트랜지스터(PM2)는 턴온(strong turn-on)되고 상기 엔모스 트랜지스터(NM3)가 턴오프(strong turn-off)되며, 그에 따라 상기 피모스 트랜지스터(PM3) 및 엔모스 트랜지스터(NM4)로 구성된 인버터의 로직 문턱 전압은 상기 소정전압(VDD/2)보다 커진다.When the level of the power supply voltage is greater than or equal to the predetermined voltage VDD / 2, the level of the reference voltages Vref1 and Vref2 is greater than or equal to the predetermined voltage VDD / 2 as shown in FIG. 5, respectively. The PMOS transistor PM4 applied to the gate is turned off, but as the NMOS transistor NM5 is turned on, the PMOS transistor PM2 is turned on. strong turn-on and the NMOS transistor NM3 is turned off, so that the logic threshold voltage of the inverter composed of the PMOS transistor PM3 and the NMOS transistor NM4 is It becomes larger than the voltage VDD / 2.
따라서, 상기 차동 증폭부(120)는 상기 기준전압(Vref1)를 게이트에 인가받아 턴온된 상기 엔모스 트랜지스터(NM3)애 의해 저전위를 출력하며, 상기 버퍼(130)는 이를 순차적으로 반전하여 저전위의 플래그 신호(FLAG)를 출력한다.Accordingly, the differential amplifier 120 outputs a low potential through the NMOS transistor NM3 turned on by applying the reference voltage Vref1 to a gate, and the buffer 130 sequentially inverts the low voltage. The potential flag signal FLAG is output.
즉, 상기 차동 증폭부(120)는 상기 제2 기준전압부(110)의 제2 기준전압(Vref2)에 따라 상기 제1 기준전압(Vref1)을 게이트에 입력받는 상기 엔모스 및 피모스 트랜지스터(NM4)(PM3)의 로직 문턱 전압이 변한다.That is, the differential amplifier 120 may receive the NMOS and PMOS transistors receiving the first reference voltage Vref1 to a gate according to the second reference voltage Vref2 of the second reference voltage unit 110. The logic threshold voltage of NM4) (PM3) changes.
상기에서 상세히 설명한 바와 같이, 본 고안은 능동 소자와 수동 소자에 의한 복수의 기준전압을 생성하여 이를 비교하여 전력 오류를 감지함으로써, 공급되는 전력에 발생되는 순간적인 노이즈의 영향을 최소화하여 응답시간이 빨라지고, 또한, 수동 소자의 저항비를 변화시켜 원하는 검출 레벨로 변경이 용이한 효과가 있다.As described in detail above, the present invention generates a plurality of reference voltages by the active element and the passive element and detects a power error by comparing them, thereby minimizing the effect of instantaneous noise generated on the supplied power, thereby improving response time. In addition, it is possible to change the resistance ratio of the passive element to facilitate the change to the desired detection level.
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