KR20000018948A - 프레이머와 알에스 인코더 간의 인터페이스로 인한 데이터손실보상장치 - Google Patents

Abstract

본 발명은 프레이머와 RS 인코더를 인터페이스할 때 프레이머에서 데이터를 처리하기 위한 인에이블 신호와 RS 인코더의 데이터 인에이블 신호 패턴이 맞지 않아 데이터를 읽어버리는 것을 방지하기 위한 것으로, 이러한 본 발명은 보상부가 FIFO와 연결되고, 프레이머와 RS 인코더 간의 인터페이스시 인에이블 신호의 타이밍 차이로 인한 데이터손실을 방지함으로써, 인에이블 신호의 타이밍 차이로 3개 바이트의 손실이 발생하는 것을 방지하고, 데이터의 손실을 완전히 제거하여 전체적인 시스템의 안정성과 효율을 높일 수 있게 되는 것이다.

Description

프레이머와 알에스 인코더 간의 인터페이스로 인한 데이터손실 보상장치

본 발명은 무선 ATM(Wireless Asynchronous Transfer Mode, 무선 비동기 전송 방식) 시스템에 관한 것으로, 특히 프레이머(Framer)와 RS(Reed-Solomon, 리드 솔로몬) 인코더를 인터페이스할 때 프레이머에서 데이터를 처리하기 위한 인에이블 신호와 RS 인코더의 데이터 인에이블 신호 패턴이 맞지 않아 데이터를 읽어버리는 것을 방지하기 위한 장치에 관한 것이다.

먼저 새로운 프레임 구조는 셀 추출을 능력을 향상시키기 위해 정규적인 프레임 패턴을 지닌 프레임 구조이고, 하위 계층에서 전송 링크의 성능향상을 위한 방식들에 영향을 주지 않아야 하며, 상위 계층의 프로토콜에게 일관성 있는 인터페이스를 유지해야 한다. 또한 물리계층의 기본적인 특성상 전송속도 및 전송 미디어에 무관해야 하고, 전송 링크 상에서 별도의 대역폭 소비가 최소화되어야 한다. 구조적인 측면에서 전체 프레임 구조에서 오버 헤드 필드들은 테스트환경 및 OAM(Operation And Maintenance, 운용 및 유지 보수)에 따라 도입 여부가 검토되어야 하며, 헤더 패턴은 프레임 검출 알고리즘과 병행하여야 한다. 페이로드 필드는 오버 헤드 필드 및 전송 링크의 속도와 관련하여 최적의 프레임 크기가 도출되어야 한다.

도1은 종래 프레이머와 RS 인코더 간의 인터페이스 블록구성도이다.

이에 도시된 바와 같이, 데이터의 선입선출을 수행하는 FIFO(First In First Out)(1)와; 상기 FIFO(1)의 데이터를 프레이밍 하는 프레이머(2)와; 상기 프레이머(2)의 출력데이터를 RS 인코딩하는 RS 인코더(3)와; 상기 RS 인코더(3)에 동기를 삽입하여 출력하는 동기삽입부(4)로 구성되었다.

그러나 무선 ATM 시스템에서 송신부 내의 새로운 형태의 프레이머와 RS 인코더를 인터페이스하여 설계시 데이터 인에이블 신호의 타이밍 차이로 데이터 손실이 발생하였다. 즉, 프레이머 데이터 인에이블 신호는 자체적으로 요청 인에이블 신호(req_en)를 2클럭 이전에 만들어 FIFO 블록에 보낼 수 있으나, RS 인코더가 고정되어 있는 데이터 인에이블 신호를 2클럭 이전에 요청 인에이블 신호를 만드는 것이 어렵기 때문에 그로 인해 인터페이스시 3바이트의 손실이 발생하는 문제점이 있었다.

이에 본 발명은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 발명의 목적은 프레이머와 RS 인코더를 인터페이스할 때 프레이머에서 데이터를 처리하기 위한 인에이블 신호와 RS 인코더의 데이터 인에이블 신호 패턴이 맞지 않아 데이터를 읽어버리는 것을 방지할 수 있는 프레이머와 RS 인코더 간의 인터페이스로 인한 데이터손실 보상장치를 제공하는 데 있다.

상기와 같은 목적을 달성하기 위하여 본 발명에 의한 프레이머와 RS 인코더 간의 인터페이스로 인한 데이터손실 보상장치는,

데이터의 선입선출을 수행하는 FIFO와; 상기 FIFO와 연결되고, 프레이머와 RS 인코더 간의 인터페이스시 인에이블 신호의 타이밍 차이로 인한 데이터손실을 방지하는 보상부와; 상기 FIFO의 데이터를 프레이밍 하는 프레이머와; 상기 프레이머의 출력데이터를 RS 인코딩하는 RS 인코더로 이루어짐을 그 기술적 구성상의 특징으로 한다.

도 1은 종래 프레이머와 RS 인코더 간의 인터페이스 블록구성도이고,

도 2는 일반적인 프레임 구조이며,

도 3은 본 발명에 의한 프레이머와 RS 인코더 간의 인터페이스로 인한 데이터손실 보상장치의 블록구성도이고,

도 4는 도3에서 보상부의 상세구성도이며,

도 5는 도2의 데이터 흐름을 보인 파형도이고,

도 6은 도3에서 RS 인코더의 데이터 인에이블 신호의 파형도이며,

도 7은 도4에서 데이터가 손실된 경우를 보인 파형도이고,

도 8은 도4에서 데이터가 복구된 경우를 보인 파형도이다.

<도면의 주요 부분에 대한 부호의 설명>

11 : FIFO 12 : 보상부

13 : 프레이머 14 : RS 인코더

15 : 동기삽입부

이하, 상기와 같은 본 발명 프레이머와 RS 인코더 간의 인터페이스로 인한 데이터손실 보상장치의 기술적 사상에 따른 일실시예를 첨부한 도면에 의거 상세히 설명하면 다음과 같다.

먼저 도2는 일반적인 프레임 구조이다. 그래서 2바이트로 구성되는 프레임 헤더(FH, Frame Header), 8개의 바이트로 이루어진 부프레임 헤더(SFH, Sub-frame Header), 45개의 셀로 이루어진 프레임 구조는 높은 잡음 환경하에서 셀 경계 식별 능력을 향상시키기 위해 몇 개 셀 헤더 에러 검출 방법(즉, HEC(Header Error Correct))을 사용하며, 규칙적인 프레이밍 비트 패턴들을 제공해 수신 8비트 병렬 데이터로부터 프레임 기능을 수행하게 된다.

그리고 전체 프레임의 크기는 2430 바이트이고, 9개의 각 부프레임의 크기는 270(= 5 + 5×53) 바이트를 가지게 된다. 프레임의 헤더는 2바이트로 할당되어 있으며, 부프레임의 헤더는 8바이트로, 링크 제어 채널용으로 8개 바이트, 타합선 채널용으로 9개 바이트, 그리고 예비 헤더(CRC 점검용이나 타 OAM용)로 18개 바이트로 할당된다.

도3은 본 발명에 의한 프레이머와 RS 인코더 간의 인터페이스로 인한 데이터손실 보상장치의 블록구성도이다.

이에 도시된 바와 같이, 데이터의 선입선출을 수행하는 FIFO(11)와; 상기 FIFO(11)와 연결되고, 프레이머(13)와 RS 인코더(14) 간의 인터페이스시 인에이블 신호의 타이밍 차이로 인한 데이터손실을 방지하는 보상부(12)와; 상기 FIFO(11)의 데이터를 프레이밍 하는 프레이머(13)와; 상기 프레이머(13)의 출력데이터를 RS 인코딩하는 RS 인코더(14)와; 상기 RS 인코더(14)에 동기를 삽입하여 출력하는 동기삽입부(15)로 구성된다.

그래서 도2의 프레이머 구조를 가지고 RS 인코더와 인터페이스시켜 칩설계를 한다. 프레이머 앞단에 있는 FIFO(11)에서 넘어오는 데이터를 받아 5바이트의 헤더를 붙여 다음 단에 있는 RS 인코더로(14)로 데이터를 보낸다.

여기서 FIFO(11)는 write와 read를 동시에 독립적으로 수행할 수 있도록 하기 위하여 Dual Port RAM으로 구현하고, 메모리의 용량의 53 옥텟의 ATM 셀을 최대 4개까지 버퍼링할 수 있도록 구성한다. 그리고 보상부(121)는 프레이머(13)의 데이터 인에이블 신호와 RS 인코더(14)의 데이터 인에이블 신호를 FIFO(11)로 보내면 송신 데이터 인에이블 신호와 데이터를 프레이머(13) 쪽으로 보내는 과정에서 데이터 손실이 발생하는 것을 해결한다.

그리고 도5는 도2에 보인 프레이머 구조를 데이터의 흐름상으로 보았을 때 나타낸 타이밍도이다. 그래서 데이터 인에이블 신호(data_en)는 프레이머(13)가 일정한 구조로 이루어져 있는 9개의 부프레임이 있는데, 각각의 부프레임들은 5개의 오버헤드가 붙은 다음에 5개의 셀(= 총 265바이트)이 페이로드를 이루게 되며, 이렇게 270바이트의 부프레임을 9개 만들면 1개의 프레임이 된다.

이러한 형태로 프레이밍을 하기 위해서는 앞단에 있는 FIFO(11)로 2클럭 이전에 셀 요청 인에이블 신호(cell_req)를 보내면 첫 번째 클럭에서 받아서 두 번째 클럭에 FIFO(11) 안에 있는 데이터를 데이터 인에이블 신호와 프레이머(13)에 보낸다. 프레이머(13)에서는 데이터 인에이블 신호에 따라 5바이트 부분에서는 부프레임 헤더, LCC(Link Control Channel, 링크 제어 채널), OWC(Order Wire Channel, 타합선 채널), 예비헤더(R, Reserved)를 붙이고 5개 셀을 받아들인다.

또한 RS 인코더(14)에서는 한 코드워드 단위(= 243 바이트)로 인코딩을 하게 되는데, 222 바이트의 데이터에 대해 21 바이트의 redundancy가 붙게 된다. RS 인코더(14)에서 코드워드 길이가 243 심볼인데 222 심볼의 정보 심볼을 수신 받아서 243-222=21의 체크 심볼을 부가하여 만들어진다. 여기서 1심볼은 8비트가 된다.

이러한 RS 인코더(14)에서 넘어오는 데이터 인에이블 신호는 도6과 같다.

그리고 프레이머(13)와 RS 인코더(14)를 연동할 때 앞단의 프레이머(13)에서 도5와 같은 데이터를 처리하기 위한 인에이블 신호와 RS 인코더(14)의 도6과 같은 데이터 인에이블 신호는 인터페이스하여 ASIC(Applicable Specific Integrated Circuit, 특정용도지향 반도체) 구현시 요청 인에이블(req_en) 신호와 RS 인코더(14)의 데이터 인에이블 신호간의 타이밍 차이로 데이터를 3바이트 잃었다.

그래서 프레이머(13)를 구현할 때 5바이트의 오버헤드가 들어갈 자리가 Low로 떨어지고, 앞단의 FIFO(11)로부터 들어올 5개 셀 데이터가 확보되도록 인에이블 신호를 High로 바꾼다. 프레이머에서 헤더를 붙인 다음 앞단의 FIFO(11)에 셀을 보내 달라는 이 신호(cell_req)를 2클럭 이전에 보내면 FIFO(11)에서는 한 클럭 뒤에 받고, 한 클럭 뒤에 셀 인에이블 신호(cell_en)와 5개의 셀 데이터를 프레이머(13)로 보낸다. 그리고 RS 인코더(14)에서는 코드워드 길이가 243 심볼인데 222 심볼의 정보 심볼을 수신받아서 243-222=21의 체크 심볼을 부가하여 만들어진다.

또한 프레이머(13)에서 데이터를 보내도록 222 바이트의 High, 21 바이트의 Low인 코드워드 형태를 반복해 요청하는데, 이 신호가 프레이머(13)의 헤더 인에이블 신호와 합쳐져 프레이머(13) 앞단의 FIFO(11)에 request 셀 인에이블 신호 형태로 2클럭 이전에 보낸다. 그런데 FIFO(11)에서 보내는 신호 송신 데이터 인에이블(tx_d_en) 신호와 함께 TX_DATA[0:7]를 보낸다. 여기서 RS 인코더(14)의 데이터 출력을 보면 3바이트를 잃었음을 알 수 있다.

도7에서와 같이 RS 인코더(14)는 코드워드 길이 단위로 처리되기 때문에 일정한 패턴 즉, redundancy 부분인 21 바이트 동안의 부분은 cell_req 신호를 2클럭 이전에 보내지도록 RS 인코더(14) 내부에서 요청 인에이블 신호를 만들 수 없기 때문에 프레이머(13)와 연동해서 FIFO(11)에 보내지는 신호는 결국 프레이머(13)에서 만들어진 인에이블 신호만 2클럭 이전에 보내져 FIFO(11)에서 tx_en 신호와 데이터가 들어올 때 frm_d_en 신호와 같은 타이밍에 들어와 데이터를 처리하게 된다.

그래서 도7에서 보면, 원래는 cell_req 신호(타이밍도에서 보면 RS 인코더의 redundancy 부분)가 frm_d_en 신호보다 2클럭 이전에 FIFO(11)로 보내져야 하는데, 제어가 안되고 그대로 넘어가기 때문에 FIFO(11)에서 2클럭 뒤에 보내주게 된다.

이에 따라 프레이머(13)에서 처리하는 frm_d_en 신호와 같이 떨어지지 않고 2클럭 뒤에 떨어져 그에 따른 데이터 3바이트 00, 01, 07 값이 손실되어 버린다.

그리고 프레이머(13)의 입력 인에이블 신호가 떨어지면 같이 떨어져야 하나 RS 인코더(14)의 코드워드 인에이블 신호는 떨어지지 않고 그대로 3바이트(3클럭)를 "High"로 유지하여 프레이머(13) 끝단이나 RS 인코더(14)의 마지막에서 보면 데이터가 3바이트 잃어버리게 된다. 이 데이터를 보상하기 위해서 들어가는 입력단에서 req_en 신호가 "High", data_en 신호가 "Low"일 때 3바이트를 잡고 있다. 도7에서 보았던 것처럼 RS 인코더(14)의 데이터 인에이블 신호가 req_en 신호에 반영이 안되어 redundancy 부분에서 3바이트 데이터 손실이 발생하였다. 이를 보상하기 위한 장치를 도4에 도시하였다.

도4는 도3에서 보상부의 상세구성도이다.

이에 도시된 바와 같이, 요청 인에이블 신호(req_en)와 데이터 인에이블 신호(data_en)를 입력받아 부정논리합하는 부정논리합소자(21)와; 클럭을 위상반전시키는 인버트소자(22)와; 상기 인에이블 신호를 지연시키는 지연부(23 - 25)와; 송신 데이터(tx_data[0:7])를 저장하는 제1 및 제2 저장부(26)(27)와; 상기 지연부(23 - 25)의 출력데이터를 저장하는 래치부(28 - 30)와; 상기 지연부(23)(25)의 데이터를 논리합하여 다중화로 입력하는 논리합소자(31)와; 상기 지연부(23 - 25)와 래치부(28 - 30)와 논리합소자(31)의 출력을 입력받아 다중화하여 타이밍 차이로 인한 데이터손실이 보상된 신호를 출력하는 다중화부(32)로 구성된다.

여기서 지연부(23 - 25)는, 요청 인에이블 신호(req_en)를 입력받아 지연시키는 제1 지연부(23)와; 상기 부정논리합소자(21)의 출력을 입력받아 지연시키는 제2 지연부(24)와; 상기 데이터 인에이블 신호(data_en)를 입력받아 지연시키는 제3 지연부(25)로 구성된다.

그리고 래치부(28 - 30)는, 상기 제2 지연부(24)의 출력과 상기 제1 저장부(26)의 데이터를 래치하는 제1 래치부(28)와; 상기 제2 지연부(24)와 상기 제1 래치부(28)의 출력을 래치하는 제2 래치부(29)와; 상기 제2 래치부(29)의 출력을 래치하는 제3 래치부(30)로 구성된다.

그래서 부정논리합소자(21)는 req_en 신호와 data_en 신호의 둘 중 어느 하나가 high 상태이면 지연부(23 - 25)를 거쳐 래치부(28 - 30)의 CE 단자에 입력된다.

또한 다중화부(32)에는 셀렉터 신호인 S1과 S0이 있는데, S1은 data_en 신호가 입력되고, S0은 req_en 신호와 data_en 신호를 논리합소자(31)로 묶어서 두 신호 중 어느 하나가 high일 때 입력되도록 하였다.

그래서 도8의 A로 들어가는 경우는 req_en 신호와 data_en 신호가 Low인 경우, 데이터를 래치 상태로 유지하고 있으며, B로 들어가는 경우는 도7과 도8에서 22번째, 23번째 클럭일 때 data_en 신호가 Low이고 req_en 신호가 high인 상태가 된다.

이에 따라 부정논리합소자(21)가 high로 출력되어 인버트된 클럭(= 원래 클럭의 반 지연된 상태)에 맞춰 데이터 래치를 거치면 데이터 3개가 나온다. 도8의 C와 D로 들어가는 경우는 지연부(23 - 25)에서 한 번 래치된 데이터를 선택하여 출력되게 하였다.

그 결과 도8에서와 같이 TX_DATA를 보면, 00, 01, 07이 4번째, 5번째, 6번째 클럭의 rising에서 데이터가 유지되어 B(S1 = 0, S0 = 0)인 상태일 때 22번째, 23번째, 24번째 클럭에서 3바이트 데이터가 정상적으로 복구되었음을 도7과 비교해보면 알 수 있게 된다.

또한 req_en 신호가 "Low", data_en 신호가 "High"일 때 3바이트가 다중화부(32)를 통하여 선택되도록 하여 최종 출력 데이터를 보내면 도8에서와 같이 데이터가 정상적으로 복구되어 나가게 된다. 그리고 도7과 도8에서 S1 = 0, S0 = 0일 때 A, S1 = 0, S0 = 0일 때 B, S1 = 1, S0 = 0일 때 C, S1 = 1, S0 = 1일 때 D인 경우를 나타내었다.

이처럼 본 발명은 잡음이 많은 무선 시스템에서 데이터를 처리할 때 동기 상실 상태에서 재동기가 쉬운 프레이머 구조와 에러정정 능력이 뛰어난 RS 코더와 연계하여 설계할 때 데이터 손실을 방지하였으며, 무선 ATM이나 위성 통신의 데이터 송/수신 프레임을 위한 관련 분야에 사용할 수 있다.

이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.

이상에서 살펴본 바와 같이, 본 발명에 의한 프레이머와 RS 인코더 간의 인터페이스로 인한 데이터손실 보상장치는 프레이머와 RS 인코더를 연계해 구현할 때 인에이블 신호의 타이밍 차이로 3개 바이트의 손실이 발생하는 것을 방지할 수 있는 효과가 있게 된다.

또한 본 발명은 하나의 코드워드 길이가 243 바이트인데 이중 21바이트가 redundancy로 이 부분에서 프레이머와 연동 시 데이터를 잃어버리게 되는데, 1 프레임은 2430바이트의 크기를 가지므로 10번의 데이터 손실이 발생하는 것이 되어 30바이트인 약 1.3%의 손실이 발생하게 되는데, 이는 통신 이론상에서 치명적인 에러 데이터가 될 수 있었으나 데이터의 손실을 완전히 제거하여 전체적인 시스템의 안정성과 효율을 높인 효과도 있게 된다.

더불어 본 발명은 유선과 무선 인터페이스 관련 시스템에서 프레이머와 RS 인코더를 연동해 구현할 때 사용할 수 있는 효과가 있게 된다.

Claims (8)

1. 데이터의 선입선출을 수행하는 FIFO와;

   상기 FIFO와 연결되고, 프레이머와 RS 인코더 간의 인터페이스시 인에이블 신호의 타이밍 차이로 인한 데이터손실을 방지하는 보상부와;

   상기 FIFO의 데이터를 프레이밍 하는 프레이머와;

   상기 프레이머의 출력데이터를 RS 인코딩하는 RS 인코더로 구성된 것을 특징으로 하는 프레이머와 RS 인코더 간의 인터페이스로 인한 데이터손실 보상장치.
2. 제 1항에 있어서, 상기 보상부는,

   요청 인에이블 신호와 데이터 인에이블 신호를 입력받아 부정논리합하는 부정논리합소자와;

   클럭을 위상반전시키는 인버트소자와;

   상기 인에이블 신호를 지연시키는 지연부와;

   송신 데이터를 저장하는 제1 및 제2 저장부와;

   상기 지연부의 출력데이터를 저장하는 래치부와;

   상기 지연부의 데이터를 논리합하여 다중화로 입력하는 논리합소자와;

   상기 지연부와 래치부와 논리합소자의 출력을 입력받아 다중화하여 타이밍 차이로 인한 데이터손실이 보상된 신호를 출력하는 다중화부로 구성된 것을 특징으로 하는 프레이머와 RS 인코더 간의 인터페이스로 인한 데이터손실 보상장치.
3. 제 2항에 있어서, 상기 지연부는,

   요청 인에이블 신호를 입력받아 지연시키는 제1 지연부와;

   상기 부정논리합소자의 출력을 입력받아 지연시키는 제2 지연부와;

   상기 데이터 인에이블 신호를 입력받아 지연시키는 제3 지연부로 구성된 것을 특징으로 하는 프레이머와 RS 인코더 간의 인터페이스로 인한 데이터손실 보상장치.
4. 제 2항에 있어서, 상기 래치부는,

   상기 제2 지연부의 출력과 상기 제1 저장부의 데이터를 래치하는 제1 래치부와;

   상기 제2 지연부와 상기 제1 래치부의 출력을 래치하는 제2 래치부와;

   상기 제2 래치부의 출력을 래치하는 제3 래치부로 구성된 것을 특징으로 하는 프레이머와 RS 인코더 간의 인터페이스로 인한 데이터손실 보상장치.
5. 제 2항에 있어서, 상기 다중화부는,

   요청 인에이블 신호와 데이터 인에이블 신호를 조합하여 셀렉터 신호로 사용하는 것을 특징으로 하는 프레이머와 RS 인코더 간의 인터페이스로 인한 데이터손실 보상장치.
6. 제 2항에 있어서, 상기 다중화부는,

   요청 인에이블 신호와 데이터 인에이블 신호가 로우인 경우 데이터를 래치상태로 유지하는 것을 특징으로 하는 프레이머와 RS 인코더 간의 인터페이스로 인한 데이터손실 보상장치.
7. 제 2항에 있어서, 상기 다중화부는,

   데이터 인에이블 신호가 로우이고, 요청 인에이블 신호가 하이인 상태에서 원래 클럭의 반 지연된 인버트된 클럭에 맞춰 데이터 래치를 거치면 데이터손실이 없는 3개의 데이터를 출력하는 것을 특징으로 하는 프레이머와 RS 인코더 간의 인터페이스로 인한 데이터손실 보상장치.
8. 제 1항에 있어서, 상기 보상부는,

   2클럭 이전에 상기 FIFO에 데이터 요청신호를 보내고, 상기 프레이머의 데이터 인에이블 신호와 상기 RS 인코더의 데이터 인에이블 신호를 같이 상기 FIFO에 전달하는 것을 특징으로 하는 프레이머와 RS 인코더 간의 인터페이스로 인한 데이터손실 보상장치.