KR20000018765A

KR20000018765A - 동기 신호를 이용한 해상도 검출 장치 및 그 방법

Info

Publication number: KR20000018765A
Application number: KR1019980036518A
Authority: KR
Inventors: 박동원
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-09-04
Filing date: 1998-09-04
Publication date: 2000-04-06
Also published as: KR100296552B1

Abstract

동기 신호를 이용한 해상도 검출 장치 및 그 방법은 동기신호 입력부를 통해 수직 동기신호와 수평 동기신호가 입력되면, 수평 동기신호 카운터는 클리어 단자로 인가되는 수직 동기신호가 인가되는 동안 클럭단자로 인가되는 수평 동기신호의 펄스수를 카운팅하여 출력한다. 그런 다음 펄스 발생부는 수평동기신호 카운터에서 카운팅된 값에 따라 해당 개수를 갖는 펄스 신호를 발생시켜 펄스 카운터로 출력하면, 펄스 카운터는 발생된 펄스수를 카운팅하여 각 해상도에 해당하는 코드신호를 발생시킨다. 그로인해, 매 프레임마다 해상도를 판정하기 위한 수평 동기신호의 펄스수를 카운팅하므로, 항상 정확하게 해상도를 판정하고, 판정된 해상도에 따른 정확한 제어 동작이 이루어진다.

Description

동기 신호를 이용한 해상도 검출 장치 및 그 방법

이 발명은 해상도(resolution) 검출 장치에 관한 것으로서, 더욱 상세하게 말하자면, 동기 신호를 이용하여 액정 표시 장치(Liquid Crystal Display, 이하 LCD라 칭함)의 해상도를 검출하는 장치에 관한 것이다.

LCD는 액정물질의 온도특성에 의해 고온 및 저온 환경에서는 상온과 다른 화질 특성을 나타내게 된다. 이는 액정 물질이 온도 변화에 따라 점성(viscosity)이 변화하여 인해 투과율이 달라지기 때문이다.

도1은 이러한 온도가 각각 다른 경우의 액정인가전압 대 투과율 특성곡선(V-T curve, 이하 'V-T 곡선'이라 약칭 )을 나타내는 도면이다.

도1에 도시된 바와 같이, 일반적으로 액정의 V-T곡선은 온도가 높아질수록 점성이 감소하므로 액정의 문턱전압(Vth)과 포화전압(Vs)이 낮아지고, 반대로 온도가 낮아지면 점성이 증가하여 액정의 문턱전압(Vth) 및 포화전압(Vs)이 높아진다.

LCD 구동회로는, 도2에 도시된 바와 같이, 게이트 구동 회로(2)와, 소스 구동 회로(3)와, Von·Voff·Vcom 발생부(4)와, 타이밍 제어부(5), 및 계조전압 발생부(6)로 구성되어 있다.

소스 구동 회로(3)는 데이터 구동부라고도 하며, LCD 패널(1)내의 각 화소에 전달되는 전압값을 한 라인씩 내려주는 역할을 한다. 좀더 자세히 말하면, 소스 구동 회로(3)는 후술하는 타이밍 제어부(5)로부터 넘어오는 디지털 데이터를 소스 구동 회로(3) 내의 시프트 레지스터내에 저장하였다가 데이터를 LCD 패널(1)로 출력하기 위한 신호(LOAD 신호)가 입력되면 각각의 데이터에 해당하는 전압을 선택하여 LCD 패널(1)내로 출력한다.

게이트 구동 회로(2)는 소스 구동 회로(3)에서 인가되는 데이터가 화소에 전달될 수 있도록 한다. LCD 패널(1)의 각 화소는 스위치 역할을 하는 박막 트랜지스터(Thin Field Transistor,이하 TFT라 칭함)에 의해 온 또는 오프되고, 이런 TFT의 온 또는 오프 동작은 게이트 단자로 인가되는 일정 전압(Von, Voff)에 의해 이루어진다. 이와 같이 TFT를 온시키는 Von 전압과 오프시키는 Voff 전압은 Von·Voff·Vcom 발생부(4)에서 생성된다. 또한 Von·Voff·Vcom 발생부(4)는 Von과 Voff 전압 뿐만 아니라 TFT내의 데이터 전압차의 기준이 되는 Vcom 전압도 생성한다.

타이밍 제어부(5)는 소스 구동 회로(3) 및 게이트 구동 회로(2)를 구동시키기 위한 디지털 상태의 제어 신호 등을 출력한다. 구체적으로 구동 회로(2, 3)로 인가되는 신호를 생성하고, 데이터의 타이밍을 조절하며, 각 신호나 데이터의 클럭 조절 등을 실행한다.

또한 계조전압 발생부(6)는 LCD 패널(1)의 데이터 선에 인가할 계조 전압을 생성하여 소스 구동 회로(3)로 계조신호를 출력한다.

이와 같은 구조로 이루어져 LCD 패널(1)을 구동시킬 경우, LCD 패널(1)의 해상도에 따라 구동 상태가 변환된다.

즉, 각 해상도의 종류에 따라 타이밍 제어부(5)의 타이밍 조절 상태나, 제어 신호의 출력 상태, 또는 클럭 조절 상태를 변화시켜, LCD 패널(1)의 동작을 제어한다.

그로 인해, 판정된 해상도에 맞는 제어 동작이 이루어져 LCD 패널(1)의 동작이 실행될 수 있도록 한다.

이와 같이, LCD 패널(1)의 해당 해상도를 판정할 경우, 종래에는 한 프레임에 해당하는 하나의 수직 동기 신호안에 포함되어 있는 수평 동기 신호의 개수를 카운팅하여 해상도를 판정하였다.

그러나 처음 동작이 시작되어 첫 번째 한 프레임에 해당하는 수직 동기 신호가 인가될 때의 수평 동기 신호의 펄스수를 카운팅하므로, 제어 도중 해상도가 변경될 경우에도 타이밍 제어부(5)는 처음 판정된 해상도로 LCD 패널(1)의 동작을 제어한다.

그로 인해, 정확한 해상도에 맞게 LCD 패널(1)의 제어 동작이 이루어지지 않으므로, 화질이 악화되고 오동작이 발생한다.

그러므로 이 발명이 이루고자 하는 기술적 과제는 액정 표시 장치의 해상도를 정확하게 검출하여, 정확한 제어 동작이 이루어질 수 있도록 하는 것이다.

도 1은 액정 인가 전압에 대한 투과율의 특성 곡선이고,

도 2는 박막 트랜지스터의 구동 회로를 도시한 것이고,

도 3은 이 발명의 실시예에 따른 동기신호를 이용한 해상도 검출 장치의 회로도이고,

도 4는 도3의 펄스 카운팅부의 상세 회로도이고

도 5(a)는 수직 동기 신호의 파형을 도시하고,

도 5(b) 내지 도 5(h)는 이 발명의 실시예에 따른 각 해상도 모드에 따라 펄스 발생부에서 출력되는 펄스 신호의 파형도이고,

도 6(a) 내지 도 6(d)는 이 발명의 실시예에 따른 동기신호를 이용한 해상도 검출 장치의 각 해당 부위에서 출력되는 신호의 파형도이다.

이러한 과제를 해결하기 위하여 이 발명에서는 매 프레임마다 해상도를 검출한다.

바람직하게 수직 동기 신호가 인가될 때마다 수평 동기신호의 펄스수를 카운팅하여 해상도를 검출하고, 카운팅된 펄스개수가 변경될 경우 해상도를 변경한다.

바람직하게, 동기신호 입력부에서 출력되는 수직 동기신호를 클리어 신호로 이용하고 동기신호 입력부에서 출력되는 수평 동기신호를 클럭 신호로 이용하여, 수평동기신호 카운팅부는 수직 동기신호가 입력되는 동안 수평 동기신호의 펄스수를 카운팅하여 출력한다.

이 발명에 따른 동기신호를 이용한 해상도 검출방법은 수직 동기신호를 입력하여 클리어 신호로 출력하고, 수평 동기신호를 입력하여 클럭신호로 출력하는 단계와;

수직 동기신호가 입력되는 동안, 수평 동기신호의 펄스수를 카운팅하여 출력하는 단계를 포함하여 이루어져 있다.

또한, 바람직하게, 카운팅되는 수평 동기신호의 펄스수에 따라 펄스의 발생수가 변화하여, 발생하는 펄스수를 카운팅하여 코드신호로 출력한다.

그러면, 첨부한 도면을 참고로 하여 이 발명의 실시예에 따른 동기 신호를 이용한 해상도 검출 장치 및 그 방법에 대하여 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참고로 하여 상세히 설명한다.

도 4는 도3의 펄스 카운터의 상세 회로도이고, 도 5(a)는 수직 동기 신호의 파형을 도시하고, 도 5(b) 내지 도 5(h)는 이 발명의 실시예에 따른 각 해상도 모드에 따라 펄스 발생부에서 출력되는 펄스 신호의 파형도이고, 도 6(a) 내지 도 6(d)는 이 발명의 실시예에 따른 동기신호를 이용한 해상도 검출 장치의 각 해당 부위에서 출력되는 신호의 파형도이다.

도 3에 도시한 바와 같이 이 발명의 실시예에 따른 동기 신호를 이용한 해상도 검출 장치의 구조는 다음과 같다.

동기 신호 입력부(1), 수평동기신호 카운터(2), 펄스발생기(3), 펄스 카운터(4), 코드 발생부(5), 및 로드신호 발생부(6)로 이루어진다.

동기신호 입력부(1)에는 한 프레임에 해당하는 수직 동기신호(Vsync)와 수평 동기 신호(Hsync)가 입력된 후, 각각 클리어 신호와 클럭 신호로 수평동기신호 카운터(2)에 입력될 수 있도록 하는 것으로, 상세한 구조는 다음과 같다.

NAND 게이트(NAND11)의 두 입력단자로 각각 수직 동기신호(Vsync)와 리셋 신호(Reset)신호가 입력되고, NAND 게이트(NAND11)의 출력은 버퍼(B11)로 입력된다.

AND 게이트(AND11)의 두 입력단자로 각각 수평 동기신호(Hsync)와 고레벨인 "H"신호가 입력되고, 출력 신호는 버퍼(B2,B3)로 각각 입력된다.

버퍼(B11)의 출력신호는 수평동기신호 카운터(2)의 클리어 단자(CLR)로 입력되고, 버퍼(B12)의 출력신호는 클럭단자(CLK)로 입력된다.

수평동기신호 카운터(2)는 16비트 카운터로 이루어져, 동기 신호 입력부(1)에서 수직 동기 신호(Vsync)가 클리어 단자(CLR)로 입력될 때마다, 클럭단자(CLK)로 입력되는 수평 동기 신호(Hsync)를 카운팅하여 출력한다.

펄스 발생부(3)는 수평동기신호 카운터(2)에서 출력되는 카운팅 신호를 디코딩하여 카운팅된 개수에 따라 해상도 모드를 판정할 수 있도록 해당 개수의 펄스 신호를 출력하는 것으로, 수평동기신호 카운터(2)의 출력단자(Q1∼Q10)의 출력 신호가 입력단자(D1∼D11)로 입력되고, 동기신호 입력부(1)의 버퍼(B13)의 출력 신호가 클럭단자(CLK)로 입력되는 디코더(31)와, 디코더(31)의 출력단자(P1∼P4)에서 출력되는 신호가 입력되는 OR게이트(OR31)와, 디코더(31)의 출력단자(P5∼P7)에서 출력되는 신호와 로드신호 발생부(6)에서 출력되는 신호가 입력되는 OR게이트(OR32)와, OR게이트(OR31,OR32)의 출력 신호가 각각 입력되어 신호(PULSE)를 출력하는 OR게이트(OR33)로 이루어진다.

펄스 카운터(4)는 펄스 발생부(3)에서 각 해상도 모드에 따라 변화하는 펄스의 개수를 카운팅하는 것으로 다음과 같은 구조를 가지고 있다.

입력단자로 로드신호 발생부(6)에서 출력되는 로드 신호(LOADN')가 입력단자로 입력되는 인버터(INV41)와, 펄스 발생부(3)의 출력신호(PULSE)와 인버터(INV41)의 출력 신호(LOADN)가 입력되는 카운터부(41)로 이루어진다.

카운터부(41)는 도 4에 도시한 것과 같이, 익스쿨루시브 NOR게이트(XNOR411)와, NAND게이트(NAND411)와, NAND게이트(NAND411)의 출력단자에 입력단자가 연결된 익스쿨루시브 NOR게이트(XNOR412)와, 리셋신호(Reset)가 입력되는 인버터(INV411)와, 인버터(INV41)의 출력단자가 선택단자(S)와 연결되고 일측 입력단자(B1)에 전원(Vcc)이 연결된 먹스(MUX411)와, 익스쿨루시브 NOR게이트(XNOR411)의 출력단자가 일측 입력단자(A2)와 연결되고 인버터(INV41)의 출력단자에 선택단자(S)가 연결되고 타측 입력단자(B2)에 전원(Vcc)이 연결된 먹스(MUX412)와, 익스쿨루시브 NOR게이트(XNOR412)의 출력단자가 일측 입력단자(A3)와 연결되고 인버터(INV41)의 출력단자에 선택단자(S)가 연결되고 타측 입력단자(B3)에 전원(Vcc)이 연결된 먹스(MUX413)와, 인버터(INV411)의 출력단자에 클리어단자(CLR)가 연결되고 펄스 발생부(3)의 출력신호(PULSE)가 클럭 단자(CLK)로 인가되며 각 먹스(MUX411∼MUX413)의 출력단자가 입력단자(D)와 연결된 디플립플럽(411∼413)과, 디플립플럽(411)의 출력단자(Q)에 입력단자가 연결되고 출력단자에 먹스(MUX411)의 일측 입력단자(A1)가 연결된 인버터(INV412)로 이루어진다.

이 때, 디플립플럽(412)의 출력단자(Q)는 익스쿨루시브 NOR 게이트(XNOR411)와 NANA 게이트(NAND411)의 일측 입력단자와 연결되고, 디플립플럽(413)의 출력단자(Q)는 익스쿨루시브 NOR 게이트(XNOR412)의 일측 입력단자로 입력된다.

코드 발생부(5)는 펄스 발생부(3)에서 출력되는 신호를 클럭 신호의 입력에 따라 출력하여 판정된 해상도 모드에 해당하는 설정 코드신호(M0∼M2)를 출력하는 것으로, 펄스 카운터(4)의 출력단자(Q0∼Q2)에서 출력되는 신호가 각각 입력단자(D1∼D3)로 입력되어 클럭단자(CLK)로 입력되는 클럭 신호에 따라 출력단자(Q0∼Q2)로 코드신호(M0∼M2)를 출력하는 레지스터(51)와, 입력단자로 수직동기 신호(Vsync)가 입력되고 출력단자로 수직동기 신호에 대한 반전신호(-VSB)를 레지스터(51)의 클럭단자(CLK)로 출력하는 인버터(INV51)로 이루어진다.

로드신호 발생부(6)는 펄스 발생부(3)와 펄스 카운터(4)로 로드신호(lOADP',LOADN')를 출력하는 것으로, 클럭단자(CLK)로 클럭신호(CLK)가 입력되고 입력단자(D)로 로드신호(LOADP)가 입력되는 디플립플럽(61)과, 클럭단자(CLK)로 클럭신호(CLK)의 반전 신호(-CLK)가 입력되고 디플립플럽(61)의 출력신호가 입력단자(D)로 입력되고 출력단자(Q)를 통해 출력되는 출력신호는 코드 발생부(5)의 인버터(INV51)의 입력단자로 출력하는 디플립플럽(62)과, 클럭신호(CLK)가 클럭단자(CLK)로 입력되고, 디플립플럽(62)의 출력신호가 입력단자(D)로 입력되어 펄스 발생부(3)의 OR게이트(OR32)의 일측 입력단자로 출력신호(LOADP)를 출력하는 디플립플럽(63)으로 이루어진다.

이와 같은 구조로 이루어져 있는 동기신호를 이용한 해상도 검출 장치의 동작을 첨부한 도3 내지 도 6을 참고로 하여 상세히 설명한다.

일반적으로 이용되는 해상도에는 EGA, VGA, SVGA, XGA, SUN, SXGA, UXGA 등 약 7종류가 있고, 각 해상도의 모드마다 한 프레임에 해당하는 칼럼(column)수와 라인(line)수가 각각 설정된다.

다음 (표 1)에 각 해상도에 해당하는 컬럼수와 라인수, 및 각 해상도를 표시하는 코드신호를 도시한다.

해상도	컬럼수	라인수	코드신호
EGA	720	400	0
VGA	640	480	1
SVGA	800	600	10
XGA	1024	768	11
SUN	1152	900	100
SXGA	1280	1024	101
UXGA	1600	1200	110

그로 인해, 이 발명의 실시예에서는 코드 발생부(5)의 출력단자(Q0∼Q2)를 통해 출력되는 코드신호를 이용하여 해당하는 해상도 모드를 판정하는 것이다.

이와 같이 이용되는 액정 표시 장치의 해상도를 판정하기 위해, 먼저, 동기신호 입력부(1)의 NAND게이트(NAND11)의 일측 입력단자로 도 6(a)에 도시한 것과 같은 수직동기(Vsync)가 입력되고, 다른 입력단자로는 리셋신호(Reset)가 입력된다. 그로인해, 리셋신호(Reset)는 동작에 필요한 전원이 공급되면 저레벨인 "L"상태에서 고레벨인 "H"상태의 신호가 인가된다.

또한 AND 게이트(AND11)의 일측 단자에는 각 해상도에 따라 설정된 개수의 펄스 신호를 갖는 수평 동기신호(Hsync)가 입력되고 타측단자로는 고레벨인 "H"상태가 인가된다.

그로 인해, NAND 게이트(NAND11)와 버퍼(B11)를 통해 수평 동기신호 카운터(2)의 클리어 단자(CLR)로 입력되는 신호는 수직 동기 신호(Vsync)의 반전 신호이고, AND 게이트(AND11)와 버퍼(B12)를 통해 수평동기신호 카운터(2)의 클럭단자(CLK)로 인가되는 신호는 소정 시간 지연된 수평 동기신호(Hsync)와 같은 파형의 신호이다.

그러므로, 수평동기신호 카운터(2)는 클리어 단자(CLR)로 고레벨인 "H"신호가 인가되면 클리어 상태로 된 후, 클럭단자(CLK)로 입력되는 수평 동기신호(Hsync)의 펄스 개수를 카운팅한다. 즉, 각 해상도 모드에 해당하는 라인수를 카운팅한 후, 각 카운팅된 값을 11비트의 상태로 펄스 발생부(3)로 출력한다.

이 때, 수평동기신호 카운터(2)의 클리어 단자(CLR)로 수직동기 신호(Hsync)의 반전 신호가 인가되므로, 수평동기신호 카운터(2)는 매 프레임마다 입력되는 수평동기 신호(Hsync)의 펄스수를 카운팅한다.

수평동기신호 카운터(2)의 출력 단자(Q0∼Q10)를 통해 11 비트의 카운팅 신호가 입력단자(D1∼D11)로 각각 입력되면, 펄스 발생부(3)의 디코더(31)는 클럭단자(CLK)로 입력되는 소정 지연된 수평 동기신호(Hsync)의 신호 상태에 따라 입력 신호를 조합하여 각 해당값을 갖는 7 비트의 신호를 출력단자(P1∼P7)로 각각 출력된다.

디코더(31)의 제1 출력단자(P1)로는 카운팅된 수평 동기 신호(Hsync)의 펄스수가 399일 때 고레벨인 "H" 신호를 출력하여 펄스를 발생하고, 제2 출력단자(P2)는 카운팅된 펄스수가 485일 때 고레벨인 "H"신호가 출력되어 펄스가 발생한다. 또한 제3 출력단자(P3)와 제4 출력단자(P4)는 각각 카운팅된 펄스수가 715이고 875일 때 각각 고레벨인 "H"신호를 출력하여 펄스신호를 출력하고, 제5 및 제6 출력단자(P5,P6)는 카운팅된 값이 각각 875이고 999일 때 고레벨인 "H"신호를 출력하여 펄스신호가 발생한다. 마지막으로 제7 출력단자(P7)는 1165값이 카운팅될 때 고레벨인 "H"신호를 출력하여 펄스신호가 발생한다.

이 때, 각 카운팅되는 값은 각 (표 1)에 도시한 각 해상도 모드의 라인수에 관련된 것으로, 각 해당 해상도 모드에서 블랭크(blank) 라인까지 포함하여 카운팅될 수 있는 최소값보다는 크고 카운팅될 수 있는 최대값보다는 작은 범위에 있는 값으로, 각 해상도 모드를 판정할 수 있는 값이며 어떤 값이든 무관하다.

그로 인해, 디코더(31)의 출력단자(P1∼P7)로 고레벨인 "H" 신호를 출력하여 펄스신호가 발생하면, 각 OR게이트(OR31,OR32)의 출력 상태는 고레벨인 "H"상태로 변환되어 펄스가 출력된다.

이 때, OR게이트(OR32)의 일측 입력단자로 로드신호 발생부(6)에서 출력되는 신호(LOADP')가 인가된다.

로드신호 발생부(6)는 클럭신호(CLK)와 수직 동기신호(Vsync)와 같은 파형을 갖는 로드신호(LOADP)가 인가된다.

그로 인해, 지연회로인 다수개의 디플립플럽(61 내지 63)을 거쳐 출력되는 출력 신호(LOADP')는 도 6(d)에 도시한 것과 같이 도 6(a)의 수직 동기신호(Vsync)보다 소정시간 지연된 신호로 펄스 발생기(3)의 OR게이트(OR32)의 일측단자로 인가된다.

따라서, OR게이트(OR32)는 디코더(31)의 출력단자(P5∼P7)에서 고레벨인 "H" 신호가 출력될 때뿐만 아니라, 수직동기신호(Vsync)보다 소정시간 지연된 로드 신호(LOADP')가 인가될 때에도 출력상태가 고레벨인 "H"상태로 변환되어 펄스가 출력된다.

이와 같은 동작으로, 각 해상도 모드에 따라 펄스 발생 개수가 변화하는 펄스 발생부(3)의 출력신호(PULSE)를 각 해상도 모드별로 도 5(b)내지 도 5(h)에 도시한다.

도 5(b)내지 도 5(h)에 도시한 바와 같이, 해상도가 높아질수록 펄스의 발생 개수가 1씩 증가하며, 각 설정된 카운팅값에 도달할 때마다 펄스가 하나씩 발생됨을 알 수 있다.

펄스 발생부(3)의 동작에 의해 각 카운팅된 수평 동기신호(Hsync)의 펄스수에 해당하는 펄스 신호가 발생되면, 펄스 카운터(4)는 발생된 펄스 개수를 카운팅하여 해당하는 코드 신호(M0∼M2)를 발생시킨다.

펄스 카운터(3)의 동작을 도 4 ,및 도 6(a) 내지 도 6(d)를 참고로 설명한다.

인버터(INV41)의 출력단자로 도 6(c)와 같은 파형의 로드 신호(LOADN)가 출력되어 먹스(MUX411∼MUX413)의 선택단자(S)로 인가되어, 먹스(MUX411∼MUX413)의 선택 단자는 A(A1, A2, A3)단자가 된다. 이때 먹스(MUX411∼MUX413)의 다른 입력단자(B1, B2, B3)는 전원(Vcc)과 연결되어 항상 고레벨인 "H"신호가 인가된다.

익스쿨루시브 NOR게이트(XNOR411)의 출력 신호의 상태는 디플립플럽(411)의 출력단자(Q)에서 출력되는 출력 신호의 반전 신호와 디플립플럽(412)의 출력단자(Q)의 신호 상태에 따라 변화하고, NAND 게이트(NAND411)의 출력 상태는 디플립플럽(411,412)의 출력단자(Q)를 통해 출력되는 신호에 따라 변화한다.

또한, 익스쿨루시브 NOR 게이트(NOR412)는 NANA게이트(NAND411)의 출력 신호와 디플립플럽(412)의 출력 신호에 따라 변화한다.

그로 인해, 먹스(MUX411)의 출력상태는 디플립플럽(411)의 출력단자(Q)와 연결된 인버터(INV413)의 출력신호에 따라 변화되고, 먹스(MUX412)의 출력 상태는 익스쿨루시브 NOR 게이트(XNOR411)의 출력 상태에 따라 변화한다. 또한, 먹스(MUX413)의 출력상태는 익스쿨루시브 NOR 게이트(XNOR412)의 출력 상태에 따라 변화한다.

이와 같이 먹스(MUX411∼MUX413)의 출력 상태가 결정되면, 디플립플럽(411∼413)은 클럭단자(CLK)로 펄스신호가 인가될 때마다 순차적으로 카운팅하여 카운팅된 값을 출력한다.

그로 인해, 도 5(b) 내지 도 5(h)에 도시한 것과 해상도 모드에 따라 변화하는 펄스 신호가 디플립플럽(411∼413)의 클럭단자(CLK)로 입력되면, 카운팅된 먹스(MUX411∼MUX413)의 출력 신호를 출력단자(Q0∼Q2)로 출력한다.

다음 (표 2)에 디플립플럽(411∼413)의 출력신호에 따라 먹스(MUX411∼MUX413)의 입력단자(A1∼A3)로 인가되는 신호값을 도시한다.

전 상태의Q0 Q1 Q2	A1 A2 A3	현재상태의Q0 Q1 Q2	펄스수
1 1 1	0 0 0	0 0 0	2
0 0 0	1 0 0	1 0 0	3
1 0 0	0 1 0	0 1 0	4
0 1 0	1 1 0	1 1 0	5
1 1 0	0 0 1	0 0 1	6
0 0 1	1 0 1	1 0 1	7
1 0 1	1 1 1	1 1 1	8

(표 2)에서와 같이, 로드 신호(LOADP')에 의해 발생하는 펄스수까지 포함한 펄스수가 하나씩 증가할 때마다, 디플립플럽(411∼413)의 출력신호(Q0∼Q2)의 값이 순차적으로 카운팅되어, 카운팅된 펄스수에 해당하는 3비트의 코드 신호가 각각 출력됨을 알 수 있다.

이와 같이, 펄스 카운터(4)를 통해, 카운팅된 펄스수에 해당하는 코드 신호가 각 출력단자(Q0∼Q2)를 통해 출력되면, 코드 발생부(5)는 펄스 카운터(4)의 출력신호를 입력단자(D1∼D3)로 각각 입력한다.

그런 다음, 도 6(b)에 도시한 클럭단자(CLK)로 입력되는 클럭신호(-VSB)의 신호 상태가 상승 에지가 되면, 즉, 수직동기 신호(Vsync)가 고레벨인 "H" 상태에서 저레벨인 "L"로 변환할 때 입력단자(D1∼D3)로 인가되는 신호를 출력단자(Q0∼Q2)로 출력하여 코드신호(Mo∼M2)를 발생시켜 출력한다.

이와 같이, 해상도의 판정동작을 한 프레임에 해당하는 수직 동기 신호(Vsync)가 인가될 때마다, 그 때 발생하는 수평 동기신호(Hsync)의 펄스 발생 개수를 카운팅하여 매 프레임마다 해상도를 판정한다.

코드 발생부(5)의 출력단자(Q0∼Q2)를 통해 출력되는 코드신호(M0∼M2)는 도 2에 도시한 타이밍 제어부(5)로 출력한다.

따라서, 타이밍 제어부(5)는 입력되는 코드신호(M0∼M2)에 따라 해상도를 판정하여 LCD 패널(1)을 구동시키기 위한 제어 신호나 데이터의 출력 상태, 타이밍 제어 상태 등을 제어한다.

액정 표시 장치의 해상도를 매 프레임마다 판정하므로 제어 도중 해상도가 변화할 경우에도, 변화된 해상도를 바로 판정할 수 있으므로 정확한 해상도 제어 동작을 실행한다.

또한 정확한 해상도 제어 동작이 이루어지므로 언제나 선명한 액정 표시 장치의 화질을 유지한다.

Claims

수직 동기신호(Vsync)가 클리어 신호로 입력되고, 수평 동기신호(Hsync)가 클럭 신호가 입력되어, 수직 동기신호(Vsync)가 인가되는 동안 클럭신호로 인가되는 수평 동기신호(Hsync)의 펄스수를 카운팅하여 출력하는 제1 수단과;

상기 제1수단에서 출력되는 카운팅신호를 설정 비트의 코드신호로 변환하여 출력하는 제2 수단을 포함하여 이루어져 있는 것을 특징으로 하는 동기신호를 이용한 해상도 검출장치.
수직 동기신호(Vsync)와 수평 동기신호(Hsync)가 입력되어, 수직 동기신호(Vsync)와 수평 동기신호(Hsync)를 카운팅 동작을 위한 클리어 신호와 클럭신호로 변환하여 출력하는 동기신호 입력부와;

상기 동기신호 입력부를 통해 입력되는 수직 동기신호(Vsync)가 클리어 신호로 이용되고 동기신호 입력부를 통해 입력되는 수평 동기신호(Hsync)가 클럭신호로 이용되어, 클럭신호가 인가될 때마다 순차적으로 카운팅하여 카운팅값을 출력하는 수평동기신호 카운팅부와;

수평동기신호 카운팅부에서 출력되는 카운팅값이 인가되어, 카운팅값에 따라 해당하는 펄스신호를 출력하는 펄스 발생부와;

상기 펄스 발생부에서 인가되는 펄스 신호의 펄스수를 카운팅하여 출력하는 펄스 카운팅부를 포함하여 이루어져 있는 것을 특징으로 하는 동기신호를 이용한 해상도 검출장치.
제2항에 있어서,

펄스 카운팅부에서 출력되는 카운팅신호가 입력되어, 수직 동기신호(Vsync)의 반전신호가 클럭단자로 인가될 때마다 입력되는 카운팅 신호를 출력하여 코드 신호를 발생시키는 코드 발생부를 더 포함하여 이루어져 있는 것을 특징으로 하는 동기신호를 이용한 해상도 검출장치.
제2항에 있어서,

펄스 발생부와 펄스 카운팅부로 로드 신호를 출력하여, 카운팅된 펄스신호의 출력이 이루어질 수 있도록 하는 로드신호 발생부를 더 포함하여 이루어져 있는 것을 특징으로 하는 동기신호를 이용한 해상도 검출장치.
제2항에 있어서, 상기 로드신호 발생부는

다수개의 지연 소자로 이루어져, 수직 동기신호(Vsync)를 설정된 시간동안 지연시킨 로드 신호를 펄스 발생부와 펄스 카운팅부로 각각 출력하는 것을 특징으로 하는 동기신호를 이용한 해상도 검출장치.
수직 동기신호(Vsync)를 입력하여 클리어 신호로 출력하고, 수평 동기신호(Hsync)를 입력하여 클럭신호로 출력하는 단계와;

수직 동기신호(Vsync)가 입력되는 동안, 수평 동기신호(Hsync)의 펄스수를 카운팅하여 출력하는 단계와;

카운팅값에 따라 해당 개수의 펄스를 발생시켜 출력하는 단계와;

발생된 펄스수를 카운팅하여 코드신호로 출력하는 단계를 포함하여 이루어져 있는 것을 특징으로 하는 동기신호를 이용한 해상도 검출방법.