KR20000015613A - 모니터의 제어그리드전압 안정화 회로 - Google Patents

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Abstract

본 발명은 모니터의 제어그리드전압 안정화 회로에 관한 것으로, 본 발명의 회로는 플라이백트랜스포머(FBT)로부터 출력된 AC전압을 다이오드(D1) 및 커패시터(C1)에 의해 네가티브(-) 정류하여 수상관(CRT)의 제어그리드(G1)에 공급하는 고압회로(10)에 있어서, 콜렉터단이 상기 고압회로(10)로부터 -DC전압을 입력받고, 에미터단이 수상관의 제어그리드(G1)에 연결되는 PNP형 제1트랜지스터(Q1)와 ; 콜렉단이 상기 제1트랜지스터(Q1)의 베이스단과 연결되고, 에미터단이 제너다이오드(ZD1)를 통해 접지되는 PNP형 제2트랜지스터(Q2)로 구성되어, 제1저항(R1)이 상기 제1트랜지스터(Q11)의 콜렉터단과 베이스단을 연결하고, 제2저항(R2)과 제3저항(R3)의 접점이 상기 제2트랜지스터(Q2)의 베이스단에 연결되고, 상기 제2저항(R2)의 다른 한쪽단이 상기 제1트랜지스터(Q1)의 에미터단과 수상관의 제어그리드(G1) 사이에 병렬 연결되고, 상기 제3저항(R3)의 다른 한쪽단이 접지되고, 제4저항(R4)의 한쪽단이 상기 제1트랜지스터(Q1)의 에미터단과 수상관의 제어그리드(G1) 사이에 병렬 연결되고 다른 한쪽단이 상기 제2트랜지스터(Q2)의 에미터단과 제너다이오드(ZD1) 사이에 병렬 연결되어 있어, 수상관에 흐르는 빔커런트의 양이 변화하더라도 제어그리드(G1) 전압을 항상 일정하게 유지시키므로써, 제어그리드(G1) 전압이 화면 밝기에 미치는 영향을 최소화한다는 데 그 효과가 있다.

Description

모니터의 제어그리드전압 안정화 회로( A circuit fof stabilizing a G1 of a monitor )
본 발명은 모니터의 제어그리드 전압 안정화 회로에 관한 것으로, 특히 수상관에 흐르는 빔커런트의 양이 변화하더라도 제어그리드전압을 항상 일정하게 유지시키도록 되어진 모니터의 제어그리드전압 안정회로에 관한 것이다.
도 1을 참조하여 일반적인 모니터의 고압 회로와 그 주변 회로를 살펴보면 다네가티브과 같다.
고압회로(2)는 스위칭전원회로(SMPS)를 통해 공급된 전원전압을 DC/DC 컨버터(3)를 통해 B+ 전압으로 안정화시킨 후, 고압회로(2)의 플라이백트랜스포머(FBT)를 통해 승압시킨다.
이에 따라 모니터에 전원이 공급되어 수평편향회로가 동작을 개시하면, 상기 고압회로(2)는 수상관에서 필요하는 고압을 발생하여 제어그리드, 포커스그리드, 스크린그리드 등에 공급한다.
이때 상기 고압회로(2)의 플라이백트랜스포머(FBT)로부터 출력된 약 -120 Vp-p 정도의 전압은 다이오드(D1) 및 커패시터(C1)를 통해 네가티브(-) 정류된 후 수상관의 제어그리드(G1)로 공급되어, 수상관의 캐소드에서 발산되는 전자의 양을 제어하여 휘도 변조(밝기 변조)를 컨트롤한다.
상기 제어그리드(G1)는 스테인레스 재질의 원통형이 일반적인데, 캐소드를 둘러싸고 있는 중앙에는 0.6㎜ 정도의 작은 구멍을 뚫어서 가늘은 전자빔을 만드고 캐소드에서 발생되는 전자량을 제어하는 데 유리하도록 되어 있다.
이때 제어그리드(G1)에 네가티브(-) 전압을 크게 공급할수록 상기 캐소드의 전자 방출을 억제하는 힘이 크기 때문에 형광막에 충돌하는 전자량이 감소되어 화면이 어두어 진다.
한편, 상기 DC/DC 컨버터(3)는 스위칭전원회로(SMPS)로부터 출력되는 전원 전압을 이용하여, 수평주파수에 따라 입력된 전원전압의 크기를 변화시켜(이러한 전압을 B+ 전압이라 한다), 고압회로(2)나 수평 편향 회로에 공급하는 역할을 수행한다.
이때, 상기 플라이백트랜스포머(FBT)가 수상관(CRT)의 부하와 연결되어 있기 때문에, 상기 DC/DC 컨버터(3)는 빔커런트(Beam Current)의 많고 적네가티브에 따라(화면의 밝기 변화에 따라) B+ 전압을 조절하도록 되어 있다. 즉, 상기 플라이백 트랜스포머(FBT)의 2 차측으로부터 출력되는 전압을 감지하여 적절히 신호 처리한 후 상기 PWM 제어부(1)에 피드백 전압( Vfb )으로 공급하므로써, B+ 조절할 수 있다.
예컨데, 상기 빔커런트가 많아져 애노드 전압(고압)이 하강하면 피드백 전압( Vfb )이 하강하게 되고, 이에 따라 B+ 전압이 높아져 플라이백 트랜스포머(FBT)로부터 발생하는 고압이 상승된다. 반대로, 상기 빔커런트가 적어져 애노드 전압(고압)이 상승하면 피드백 전압( Vfb )이 상승하게 되고, 이에 따라 B+ 전압이 낮아져 플라이백 트랜스포머(FBT)로부터 발생하는 고압이 하강되므로써, 고압을 일정하게 유지시킨다.
그러나 상기한 바와 같이 종래의 모니터는 수상관에 흐르는 빔커런트가 변화함에 따라 B+ 전압의 크기가 변화하여 플라이백트랜스포머(FBT)의 2차측 출력전압의 크기가 변화하기 때문에, 빔커런트 변화에 따라 제어그리드(G1) 전압도 민감하게 변하화하게 된다는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 안출된 것으로서, 수상관에 흐르는 빔커런트의 양이 변화하더라도 제어그리드(G1) 전압을 항상 일정하게 유지시키도록 하는 모니터의 제어그리드전압 안정회로를 제공하는 데 그 목적이 있다.
상기와 같은 목적을 달상하기 위한 본 발명에 따른 모니터의 제어그리드전압 안정화 회로는,
플라이백트랜스포머로부터 출력된 AC전압을 다이오드 및 커패시터를 통해 네가티브 정류하여 수상관의 제어그리드에 공급하는 고압회로에 있어서,
콜렉터단이 상기 고압회로로부터 -DC전압을 입력받고, 에미터단이 수상관의 제어그리드에 연결되는 PNP형 제 1 트랜지스터와 ;
콜렉단이 상기 제 1 트랜지스터의 베이스단과 연결되고, 에미터단이 제너다이오드를 통해 접지되는 PNP형 제 2 트랜지스터 ;
상기 제 1 트랜지스터의 콜렉터단과 베이스단 사이를 연결하는 제 1 저항 ;
한쪽단이 상기 제 1 트랜지스터의 에미터단과 수상관의 제어그리드 사이에 병렬 연결되고 다른 한쪽단이 상기 제 2 트랜지스터의 베이스단에 연결되는 제 2 저항 ;
한쪽단이 상기 제 2 저항과 제 2 트랜지스터의 베이스단 사이에 병렬 연결되고 다른 한쪽단이 접지되어 있는 제 3 저항 ; 및
한쪽단이 상기 제 1 트랜지스터의 에미터단과 수상관의 제어그리드 사이에 병렬 연결되고 다른 한쪽단이 상기 제 2 트랜지스터의 에미터단과 제너다이오드 사이에 병렬 연결되는 제 4 저항으로 구성되어 있는 것을 특징으로 한다.
도 1 은 일반적인 모니터의 고압회로와 그 주변 회로를 도시한 회로도,
도 2 는 본 발명에 따른 모니터의 제어그리드전압 안정화 회로를 도시한 회로도이다.
*도면의 주요부분에 대한 부호의 설명
10 : 고압회로 20 : 전압 보상부
Q 1,2 : 제 1,2 트랜지스터 ZD1 : 제너다이오드
D1 : 다이오드 C : 커패시터
R 1,2,3,4 : 제 1,2,3,4 저항
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세하게 설명하면 다네가티브과 같다.
도 2 는 본 발명에 따른 모니터의 제어그리드전압 안정화 회로를 도시한 회로도이다.
도 2에 도시된 바와 같이 본 발명의 회로은, 플라이백트랜스포머(FBT)로부터 출력된 AC전압을 다이오드(D1) 및 커패시터(C1)에 의해 네가티브(-) 정류하는 고압회로(10)와 ; 상기 고압회로(10)로부터 입력된 -DC전압에 상기 -DC전압의 변화량만큼 보정전압을 가감하여 수상관의 제어그리드(G1)에 공급하는 제어그리드전압 공급부(20)로 구성되어 있다.
상기 제어그리드전압 공급부(20)는, 콜렉터단이 상기 고압회로(10)로부터 -DC전압을 입력받고, 에미터단이 수상관의 제어그리드(G1)에 연결되는 제 PNP형 제 1 트랜지스터(Q1)와 ; 콜렉단이 상기 제 1 트랜지스터(Q1)의 베이스단과 연결되고, 에미터단이 제너다이오드(ZD1)를 통해 접지되는 PNP형 제 2 트랜지스터(Q2) ; 상기 제 1 트랜지스터(Q11)의 콜렉터단과 베이스단 사이를 연결하는 제 1 저항(R1) ; 한쪽단이 상기 제 1 트랜지스터(Q1)의 에미터단과 수상관의 제어그리드(G1) 사이에 병렬 연결되고 다른 한쪽단이 상기 제 2 트랜지스터(Q2)의 베이스단에 연결되는 제 2 저항(R2) ; 한쪽단이 상기 제 2 저항(R2)과 제 2 트랜지스터(Q2)의 베이스단 사이에 병렬 연결되고 다른 한쪽단이 접지되어 있는 제 3 저항(R3) ; 및 한쪽단이 상기 제 1 트랜지스터(Q1)의 에미터단과 수상관의 제어그리드(G1) 사이에 병렬 연결되고 다른 한쪽단이 상기 제 2 트랜지스터(Q2)의 에미터단과 제너다이오드(ZD1) 사이에 병렬 연결되는 제 4 저항(R4)으로 구성되어 있다.
이어서 상기와 같이 구성된 본 발명에 따른 회로의 동작 및 효과를 자세헤 살펴보면 다네가티브과 같다.
1. 초기 동작시
플라이백트랜스포머(FBT)가 동작하여 (A)포인트 전압이 0V에서 서서히 네가티브(-) 전압으로 떨어지면, 제 1 트랜지스터(Q1)의 베이스 전압이 (A)포인트 전압과 같이 변하게 되고, 제어그리드(G1) 전압은 제 1 트랜지스터(Q1)가 턴온될 때까지 0V를 유지하게 된다.
(A)포인트 전압이 제 1 트랜지스터(Q1)를 턴온시킬 정도의 네가티브(-) 전압에 도달하면, 제어그리드(G1) 전압은 제 1 저항(R1), 제 2 저항(R2), 제 3 저항(R3), 제 1 트랜지스터(Q1)의 에미터전압과 베이스전압의 차에 의해서 형성된 전압을 가지게 된다.
이때 제어그리드(G1) 전압이 네가티브로 떨어짐에 따라 제 4 저항(R4)은 제너다이오드(ZD1)가 일정한 전압을 유지할 수 있도록 제 2 트랜지스터(Q2)의 에미터전류의 패스를 형성한다.
2. -DC전압이 감소할 경우
고압회로(10)로부터 출력되는 -DC전압이 감소할 경우 즉 (A)포인트 전압이 낮아질 경우, 제 1 트랜지스터(Q1)의 베이스전압 즉 (C)포인트 전압이 낮아져, 상기 제 1 트랜지스터(Q1)의 에미터단에서 콜렉터단으로 흐르는 전류가 증가함에 따라, 제 1 트랜지스터(Q1)의 에미터전압 즉 (D)포인트 전압이 낮아지게 되므로, 제 2 트랜지스터(Q2)의 베이스전압 즉 (B)포인트 전압이 낮아진다.
이때 상기 제 2 트랜지스터(Q2)의 에미터전압과 베이스전압의 차가 커져, 상기 제 2 트랜지스터(Q2)의 에미터단에서 베이스단으로 흐르는 전류가 증가함에 따라, 제 1 트랜지스터(Q1)의 베이스전압 즉 (C)포인트 전압이 증가하게 되므로, 제 1 트랜지스터(Q1)의 에미터전압 즉 (D)포인트 전압이 증가한다.
이에 따라 상기 고압회로(10)로부터 출력되는 -DC전압이 감소하면 제어그리드전압 공급부(10)를 통해 감소량만큼 보정한 후 수상관의 제어그리드(G1)에 공급한다.
2. -DC전압이 증가할 경우
고압회로(10)로부터 출력되는 -DC전압이 증가할 경우 즉 (A)포인트 전압이 높아질 경우, 제 1 트랜지스터(Q1)의 베이스전압 즉 (C)포인트 전압이 높아져, 상기 제 1 트랜지스터(Q1)의 에미터단에서 콜렉터단으로 흐르는 전류가 감소함에 따라, 제 1 트랜지스터(Q1)의 에미터전압 즉 (D)포인트 전압이 높아지게 되므로, 제 2 트랜지스터(Q2)의 베이스전압 즉 (B)포인트 전압이 높아진다.
이때 상기 제 2 트랜지스터(Q2)의 에미터전압과 베이스전압의 차가 작아져, 상기 제 2 트랜지스터(Q2)의 에미터단에서 베이스단으로 흐르는 전류가 감소함에 따라, 제 1 트랜지스터(Q1)의 베이스전압 즉 (C)포인트 전압이 감소하게 되므로, 제 1 트랜지스터(Q1)의 에미터전압 즉 (D)포인트 전압이 감소한다.
이에 따라 상기 고압회로(10)로부터 출력되는 -DC전압이 증가하면 제어그리드전압 공급부(10)를 통해 증가량만큼 보정한 후 수상관의 제어그리드(G1)에 공급한다.
이상에서 살펴본 바와 같이 본 발명에 따른 회로는, 수상관에 흐르는 빔커런트의 양이 변화하더라도 제어그리드(G1) 전압을 항상 일정하게 유지시키므로써, 제어그리드(G1) 전압이 화면 밝기에 미치는 영향을 최소화한다는 데 그 효과가 있다.

Claims (1)

  1. 플라이백트랜스포머(FBT)로부터 출력된 AC전압을 다이오드(D1) 및 커패시터(C1)를 통해 네가티브(-) 정류하여 수상관(CRT)의 제어그리드(G1)에 공급하는 고압회로(10)에 있어서,
    콜렉터단이 상기 고압회로(10)로부터 -DC전압을 입력받고, 에미터단이 수상관의 제어그리드(G1)에 연결되는 PNP형 제 1 트랜지스터(Q1)와 ;
    콜렉단이 상기 제 1 트랜지스터(Q1)의 베이스단과 연결되고, 에미터단이 제너다이오드(ZD1)를 통해 접지되는 PNP형 제 2 트랜지스터(Q2) ;
    상기 제 1 트랜지스터(Q11)의 콜렉터단과 베이스단 사이를 연결하는 제 1 저항(R1) ;
    한쪽단이 상기 제 1 트랜지스터(Q1)의 에미터단과 수상관의 제어그리드(G1) 사이에 병렬 연결되고 다른 한쪽단이 상기 제 2 트랜지스터(Q2)의 베이스단에 연결되는 제 2 저항(R2) ;
    한쪽단이 상기 제 2 저항(R2)과 제 2 트랜지스터(Q2)의 베이스단 사이에 병렬 연결되고 다른 한쪽단이 접지되어 있는 제 3 저항(R3) ; 및
    한쪽단이 상기 제 1 트랜지스터(Q1)의 에미터단과 수상관의 제어그리드(G1) 사이에 병렬 연결되고 다른 한쪽단이 상기 제 2 트랜지스터(Q2)의 에미터단과 제너다이오드(ZD1) 사이에 병렬 연결되는 제 4 저항(R4)으로 구성된 것을 특징으로 하는 모니터의 제어그리드전압 안정화 회로.
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