KR20000015134A - GATE ELECTRODE HAVING TiN ELECTRODE LAYER AND METHOD THEREOF - Google Patents
GATE ELECTRODE HAVING TiN ELECTRODE LAYER AND METHOD THEREOF Download PDFInfo
- Publication number
- KR20000015134A KR20000015134A KR1019980034875A KR19980034875A KR20000015134A KR 20000015134 A KR20000015134 A KR 20000015134A KR 1019980034875 A KR1019980034875 A KR 1019980034875A KR 19980034875 A KR19980034875 A KR 19980034875A KR 20000015134 A KR20000015134 A KR 20000015134A
- Authority
- KR
- South Korea
- Prior art keywords
- tin layer
- layer
- tin
- thin film
- forming
- Prior art date
Links
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 title claims abstract description 75
- 238000000034 method Methods 0.000 title claims abstract description 50
- 238000000231 atomic layer deposition Methods 0.000 claims abstract description 31
- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 238000004544 sputter deposition Methods 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 239000007789 gas Substances 0.000 claims description 45
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 35
- 239000010409 thin film Substances 0.000 claims description 30
- 239000010408 film Substances 0.000 claims description 26
- 238000010926 purge Methods 0.000 claims description 13
- 229910052757 nitrogen Inorganic materials 0.000 claims description 11
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 10
- 239000011261 inert gas Substances 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 239000010936 titanium Substances 0.000 claims description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 238000011065 in-situ storage Methods 0.000 claims description 3
- 125000004430 oxygen atom Chemical group O* 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- JLTRXTDYQLMHGR-UHFFFAOYSA-N trimethylaluminium Chemical compound C[Al](C)C JLTRXTDYQLMHGR-UHFFFAOYSA-N 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims 1
- 239000012212 insulator Substances 0.000 abstract 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 abstract 2
- 229910052593 corundum Inorganic materials 0.000 abstract 2
- 229910001845 yogo sapphire Inorganic materials 0.000 abstract 2
- 239000012535 impurity Substances 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 238000011109 contamination Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000010924 continuous production Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28229—Making the insulator by deposition of a layer, e.g. metal, metal compound or poysilicon, followed by transformation thereof into an insulating layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Composite Materials (AREA)
- Materials Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 ALD(Atomic Layer Deposition) 방법을 이용하여 형성되는 게이트 전극 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a gate electrode formed using an ALD (Atomic Layer Deposition) method and a method for manufacturing the same.
반도체 소자가 고집적화됨에 따라, MOS형 트랜지스터의 사이즈가 작아지고, 소스 및 드레인 영역 사이의 거리도 작아지게 된다. 그에 따라, 게이트 전극의 채널에 대한 콘트롤 능력을 향상시키고 트랜지스터의 동작 특성을 향상시키기 위하여 게이트 절연막을 점차 얇게 형성하고 있다.As the semiconductor device becomes more integrated, the size of the MOS transistor becomes smaller and the distance between the source and drain regions becomes smaller. Accordingly, in order to improve the control ability of the channel of the gate electrode and to improve the operation characteristics of the transistor, the gate insulating film is gradually formed.
일반적으로, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)을 형성하기 위하여 SiO2와 불순물이 도핑된 폴리실리콘을 주로 사용한다. 게이트 절연막으로 주로 사용되는 SiO2막은 그 형성이 용이하고 신뢰성이 우수한 편이다. 또한, 폴리실리콘막은 LP-CVD(Low Pressure Chemical Vapor Deposition) 방법에 의하여 용이하게 형성될 수 있으며, 불순물 도핑 공정을 통하여 게이트 전극에 적용하는 것이 적합하다.Generally, SiO 2 and polysilicon doped with impurities are mainly used to form a metal oxide semiconductor field effect transistor (MOSFET). SiO 2 film mainly used as the gate insulating film is easy to form and excellent in reliability. In addition, the polysilicon film can be easily formed by LP-CVD (Low Pressure Chemical Vapor Deposition) method, it is suitable to apply to the gate electrode through the impurity doping process.
그러나, SiO2막은 그 유전율이 약 3.9로서 그다지 높지 않고, 따라서 소자의 고집적화에 따른 물리적인 두께 스케일링에 한계가 있다. 그리고, 폴리실리콘의 경우에는 N형 고농도 도핑 또는 P형 고농도 도핑의 폴리실리콘을 게이트 전극에 적용할 때 NMOS 및 PMOS중 어느 한 쪽이 매입 채널 모드(buried channel mode)로 작동하는 단점이 있다. 이 경우, NMOS에는 N+폴리실리콘을 사용하고, PMOS에는 P+폴리실리콘을 사용하는 듀얼 게이트 공정을 채택할 수도 있으나, 공정이 매우 복잡해지는 단점이 있다.However, the SiO 2 film has a very high dielectric constant of about 3.9, and thus has a limitation in physical thickness scaling due to high integration of the device. In the case of polysilicon, when N-type high concentration doping or P-type high concentration doping polysilicon is applied to a gate electrode, either NMOS or PMOS operates in a buried channel mode. In this case, a dual gate process using N + polysilicon for NMOS and P + polysilicon for PMOS may be employed, but the process is very complicated.
또한, 게이트 절연막 또는 게이트 전극층을 형성하기 위하여 CVD 공정을 이용하는 경우, 여러 종류의 가스가 동시에 유입되면서 박막이 증착되므로, Cl, C 등의 불순물이 막질 내에 잔류하게 되어 신뢰성이 저하되는 문제가 있다.In addition, when a CVD process is used to form a gate insulating film or a gate electrode layer, since a thin film is deposited while various kinds of gases are introduced at the same time, impurities such as Cl and C remain in the film quality, thereby deteriorating reliability.
본 발명의 목적은 상기한 종래 기술의 문제점들을 해결하고자 하는 것으로서, 막질 내에 불순물이 잔류하는 것을 억제할 수 있고, 소자의 퍼포먼스(performance) 특성을 향상시킬 수 있는 반도체 장치의 게이트 전극을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a gate electrode of a semiconductor device capable of solving the above-described problems of the prior art and capable of suppressing residual impurities in a film and improving performance characteristics of the device. .
본 발명의 다른 목적은 막질 내에 불순물이 잔류하는 것을 억제할 수 있고, 소자의 퍼포먼스 특성을 향상시킬 수 있는 반도체 장치의 게이트 전극 제조 방법을 제공하는 것이다.Another object of the present invention is to provide a method for manufacturing a gate electrode of a semiconductor device, which can suppress the remaining of impurities in the film quality and can improve the performance characteristics of the device.
도 1a 내지 도 1c는 본 발명의 바람직한 실시예에 따른 반도체 장치의 게이트 전극 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a gate electrode of a semiconductor device according to a preferred embodiment of the present invention in a process sequence.
도 2는 Al2O3박막 형성시 단계별로 증착 챔버 내에 공급되는 가스들의 펄싱 시퀀스(pulsing sequence)를 나타낸 타이밍도이다.FIG. 2 is a timing diagram illustrating a pulsing sequence of gases supplied into a deposition chamber step by step when forming an Al 2 O 3 thin film.
도 3은 TiN층을 ALD 방법에 의하여 형성할 때 단계별로 증착 챔버 내에 공급되는 가스들의 펄싱 시퀀스를 나타낸 타이밍도이다.3 is a timing diagram illustrating a pulsing sequence of gases supplied into a deposition chamber step by step when forming a TiN layer by the ALD method.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>
10 ; 반도체 기판, 12 : Al2O3박막10; Semiconductor substrate, 12: Al 2 O 3 thin film
20 : TiN층, 20a : 전극층20: TiN layer, 20a: electrode layer
22 : 제1 TiN층(22), 24 : 제2 TiN층22: first TiN layer 22, 24: second TiN layer
30 : 스페이서30: spacer
상기 목적을 달성하기 위하여 본 발명에 따른 게이트 전극은 반도체 기판의 채널 영역 위에 형성된 Al2O3로 이루어지는 게이트 절연막과, 상기 게이트 절연막 위에 형성된 TiN으로 이루어지는 전극층을 구비한다.In order to achieve the above object, a gate electrode according to the present invention includes a gate insulating film made of Al 2 O 3 formed on a channel region of a semiconductor substrate, and an electrode layer made of TiN formed on the gate insulating film.
상기 전극층은 ALD(Automic Layer Deposition) 방법에 의하여 상기 게이트 절연막의 바로 위에 형성된 제1 TiN층과, 스퍼터링 방법에 의하여 상기 제1 TiN층 위에 형성된 제2 TiN층을 포함할 수 있다. 여기서, 상기 제1 TiN층은 150∼250Å의 두께를 가지고, 상기 제2 TiN층은 1000∼1500Å의 두께를 가진다.The electrode layer may include a first TiN layer formed directly on the gate insulating layer by an ALD method and a second TiN layer formed on the first TiN layer by a sputtering method. Here, the first TiN layer has a thickness of 150 to 250 kPa, and the second TiN layer has a thickness of 1000 to 1500 kPa.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 게이트 전극 제조 방법에서는 반도체 기판상에 ALD(Atomic Layer Deposition) 방법에 의하여 Al2O3박막을 형성한다. 상기 Al2O3박막 위에 TiN층을 형성한다. 상기 TiN층 및 Al2O3박막을 패터닝하여 게이트 절연막 및 전극층을 형성한다.In order to achieve the above another object, in the gate electrode manufacturing method according to the present invention to form an Al 2 O 3 thin film on the semiconductor substrate by an ALD (Atomic Layer Deposition) method. A TiN layer is formed on the Al 2 O 3 thin film. The TiN layer and the Al 2 O 3 thin film are patterned to form a gate insulating film and an electrode layer.
상기 TiN층 형성 단계는 상기 Al2O3박막 형성 단계와 인시튜(in-situ)로 행해진다.The TiN layer forming step is performed in-situ with the Al 2 O 3 thin film forming step.
상기 Al2O3박막 형성 단계는 불활성 가스 분위기에서 알루미늄을 포함하는 제1 소스 가스, 산소 원자를 포함하는 제2 소스 가스 및 퍼징(purging) 가스를 각각 교대로 일정 주기로 펄싱하는 단계를 포함한다. 여기서, 상기 제1 소스 가스는 트리메틸알루미늄이고, 제2 소스 가스는 H2O이다. 상기 퍼징 가스는 Ar, N2및 He로 이루어지는 군에서 선택되는 어느 하나이다.The forming of the Al 2 O 3 thin film may include pulsing the first source gas including aluminum, the second source gas including oxygen atoms, and a purging gas alternately in a predetermined cycle in an inert gas atmosphere. Wherein the first source gas is trimethylaluminum and the second source gas is H 2 O. The purging gas is any one selected from the group consisting of Ar, N 2 and He.
상기 TiN층 형성 단계는 ALD 방법에 의하여 행해지고, 불활성 가스 분위기에서 티타늄을 포함하는 제1 소스 가스, 질소를 포함하는 제2 소스 가스 및 퍼징 가스를 각각 교대로 일정 주기로 펄싱하는 단계를 포함한다. 여기서, 상기 제1 소스 가스는 TiCl4이고, 제2 소스 가스는 NH3이다.The TiN layer forming step is performed by an ALD method, and includes pulsing the first source gas containing titanium, the second source gas containing nitrogen, and the purging gas alternately at predetermined intervals in an inert gas atmosphere. Here, the first source gas is TiCl 4 , the second source gas is NH 3 .
또는, 상기 TiN층 형성 단계는 상기 Al2O3박막 위에 ALD 방법에 의하여 제1 TiN층을 형성하는 단계와, 상기 제1 TiN층 위에 스퍼터링 방법에 의하여 제2 TiN층을 형성하는 단계를 포함할 수 있다.Alternatively, the forming of the TiN layer may include forming a first TiN layer on the Al 2 O 3 thin film by an ALD method, and forming a second TiN layer on the first TiN layer by a sputtering method. Can be.
상기 제1 TiN층은 150∼250Å의 두께를 가지도록 형성하고, 상기 제2 TiN층은 1000∼1500Å의 두께를 가지도록 형성한다.The first TiN layer is formed to have a thickness of 150 to 250 kPa, and the second TiN layer is formed to have a thickness of 1000 to 1500 kPa.
본 발명에 의하면, 게이트 절연막과 게이트 전극층을 상기한 바와 같이 ALD 방법에 의하여 형성된 Al2O3/TiN 구조로 형성함으로써 Al2O3박막 및 TiN층 각각의 특성이 조합되어 퍼포먼스 특성이 우수한 MOSFET을 얻을 수 있다.According to the present invention, by forming the gate insulating film and the gate electrode layer in the Al 2 O 3 / TiN structure formed by the ALD method as described above, the characteristics of each of the Al 2 O 3 thin film and TiN layer is combined to provide a MOSFET having excellent performance characteristics. You can get it.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.Next, a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 1a 내지 도 1c는 본 발명의 바람직한 실시예에 따른 반도체 장치의 게이트 전극 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a gate electrode of a semiconductor device according to a preferred embodiment of the present invention in a process sequence.
도 1a를 참조하면, 반도체 기판(10)상에 ALD(Atomic Layer Deposition) 방법에 의하여 Al2O3박막(12)을 약 60Å의 두께로 형성한다. 상기 Al2O3박막(12)은 게이트 절연막을 형성하게 된다.Referring to FIG. 1A, an Al 2 O 3 thin film 12 is formed on the semiconductor substrate 10 to have a thickness of about 60 μs by an ALD (Atomic Layer Deposition) method. The Al 2 O 3 thin film 12 forms a gate insulating film.
게이트 절연막 형성 단계를 보다 구체적으로 설명하기 위하여, 상기 Al2O3박막(12) 형성시 단계별로 증착 챔버 내에 공급되는 가스들의 펄싱 시퀀스(pulsing sequence)를 도 2에 나타내었다.In order to explain the gate insulating film forming step in more detail, a pulsing sequence of the gases supplied into the deposition chamber step by step in forming the Al 2 O 3 thin film 12 is shown in FIG. 2.
도 2를 참조하여 설명하면, 불활성 가스 분위기에서 알루미늄을 포함하는 제1 소스 가스인 트리메틸알루미늄과, 산소 원자를 포함하는 제2 소스 가스인 H2O와, 퍼징(purging) 가스를 각각 교대로 일정 주기로 펄싱한다. 이 때, 상기 각 가스들의 공급 사이클 횟수를 조절함으로써 상기 Al2O3박막(12)의 두께를 원하는 정도로 조절한다.Referring to FIG. 2, trimethylaluminum, which is a first source gas containing aluminum, H 2 O, which is a second source gas containing oxygen atoms, and a purging gas are alternately fixed in an inert gas atmosphere. Pulse on a periodic basis. At this time, the thickness of the Al 2 O 3 thin film 12 is adjusted to a desired level by adjusting the number of supply cycles of the respective gases.
상기 각 가스들의 공급 사이클에서는 상기 제1 소스 가스를 공급하는 단계 A와, Ar, N2또는 He와 같은 퍼징 가스를 공급하여 퍼징 공정을 행하는 단계 B와, 상기 제2 소스 가스를 공급하는 단계 C와, 다시 퍼징 공정을 행하는 단계 D가 순차로 행해진다. 상기 각 단계 A 내지 D는 불활성 가스, 예를 들면 Ar, N2또는 He 분위기에서 행해진다.In the supply cycles of the respective gases, step A of supplying the first source gas, step B of supplying a purging gas such as Ar, N 2, or He, and step C of supplying the second source gas Then, step D of carrying out the purging step is carried out sequentially. Each of the above steps A to D is carried out in an inert gas such as Ar, N 2 or He atmosphere.
상기한 바와 같이, 게이트 절연막을 형성하기 위하여 상기 Al2O3박막(12)을 ALD 방식으로 형성하면, 종래의 CVD 방법을 이용하는 경우와는 달리 C 또는 Cl 등의 불순물이 잔류하는 것을 억제할 수 있으므로, 게이트 절연막의 신뢰성을 높일 수 있다. 또한, Al2O3는 그 유전율이 10 정도로서 기존의 게이트 절연막의 SiO2에 비하여 높기 때문에 등가산화막 두께를 낮출 수 있다. 따라서, 트랜지스터 특성상 서브스레숄드 스윙(subthreshold swing)을 낮출 수 있고, 채널의 전자 흐름을 조절할 수 있는 능력을 높일 수 있게 된다. 이는 스케일링 다운되는 소자에서 낮은 스레숄드 전압이 요구되는 점을 고려할 때 큰 장점을 제공한다.As described above, when the Al 2 O 3 thin film 12 is formed by the ALD method to form the gate insulating film, it is possible to suppress the remaining of impurities such as C or Cl, unlike in the case of using the conventional CVD method. Therefore, the reliability of the gate insulating film can be improved. In addition, since Al 2 O 3 has a dielectric constant of about 10 and is higher than that of SiO 2 of a conventional gate insulating film, the equivalent oxide film thickness can be reduced. Thus, the transistor characteristics can lower the subthreshold swing and increase the ability to regulate the electron flow in the channel. This is a significant advantage given the low threshold voltages required for scaling down devices.
도 1b를 참조하면, 상기 Al2O3박막(12) 위에 TiN층(20)을 형성한다.Referring to FIG. 1B, a TiN layer 20 is formed on the Al 2 O 3 thin film 12.
상기 TiN층(20)은 ALD 방법에 의하여 형성될 수 있다. 이 때, 불활성 가스 분위기에서 티타늄을 포함하는 제1 소스 가스인 TiCl4와, 질소를 포함하는 제2 소스 가스인 NH3와, 상기한 바와 같은 퍼징 가스를 각각 교대로 일정 주기로 펄싱한다.The TiN layer 20 may be formed by an ALD method. At this time, TiCl 4 , which is a first source gas containing titanium, NH 3 , which is a second source gas containing nitrogen, and a purging gas as described above are alternately pulsed at regular intervals in an inert gas atmosphere.
또는, 상기 TiN층(20)을 형성하기 위하여, 도 1b에 도시한 바와 같이 먼저 상기 Al2O3박막 위에 ALD 방법에 의하여 제1 TiN층(22)을 약 150∼250Å의 두께로 형성한 후, 상기 제1 TiN층(22) 위에 스퍼터링 방법에 의하여 제2 TiN층(24)을 약 1000∼1500Å의 두께로 형성하는 것도 가능하다.Alternatively, in order to form the TiN layer 20, as shown in FIG. 1B, the first TiN layer 22 is first formed on the Al 2 O 3 thin film by an ALD method to a thickness of about 150 to 250 μm. It is also possible to form the second TiN layer 24 on the first TiN layer 22 by a thickness of about 1000 to 1500 kPa by the sputtering method.
상기한 바와 같이 상기 제1 TiN층(22)을 먼저 비교적 얇은 두께로 형성한 후, 그 위에 필요한 전극층의 나머지 두께 부분에 해당하는 상기 제2 TiN층(24)을 스퍼터링 방법에 의하여 형성하면, 상기 TiN층(20)을 완전히 ALD 방법에 의하여 형성하는 경우에 비하여 스루풋(throughput)이 향상될 수 있다.As described above, if the first TiN layer 22 is first formed to have a relatively thin thickness, and then the second TiN layer 24 corresponding to the remaining thickness portion of the required electrode layer is formed by the sputtering method, the Throughput can be improved as compared with the case where the TiN layer 20 is completely formed by the ALD method.
보다 구체적으로 설명하기 위하여, 상기 TiN층(12)을 ALD 방법에 의하여 형성할 때, 또는 상기 제1 TiN층(22)을 형성할 때, 단계별로 증착 챔버 내에 공급되는 가스들의 펄싱 시퀀스를 도 3에 나타내었다.To describe in more detail, when the TiN layer 12 is formed by the ALD method, or when the first TiN layer 22 is formed, a pulsing sequence of gases supplied into the deposition chamber in steps is shown in FIG. 3. Shown in
도 3을 참조하여 설명하면, 불활성 가스 분위기에서 Ti 소스 가스, 예를 들면 TiCl4와, 질소를 포함하는 NH3와, 퍼징 가스를 각각 교대로 일정 주기로 펄싱한다. 이 때, 상기 각 가스들의 공급 사이클 횟수를 조절함으로써 형성하고자 하는 TiN층의 두께를 원하는 정도로 조절한다.Referring to FIG. 3, a Ti source gas, for example, TiCl 4 , NH 3 containing nitrogen, and a purging gas are alternately pulsed at regular intervals in an inert gas atmosphere. At this time, the thickness of the TiN layer to be formed is adjusted to a desired level by adjusting the number of supply cycles of the respective gases.
상기 각 가스들의 공급 사이클에서는 상기 Ti 소스 가스를 공급하는 단계 E와, Ar, N2또는 He와 같은 퍼징 가스를 공급하여 퍼징 공정을 행하는 단계 F와, 상기 질소를 포함하는 가스를 공급하는 단계 G와, 다시 퍼징 공정을 행하는 단계 H가 순차로 행해진다. 상기 각 단계 E 내지 H는 불활성 가스, 예를 들면 Ar, N2또는 He 분위기에서 행해진다.In the supply cycle of the respective gases, the step E of supplying the Ti source gas, the step F of supplying a purging gas such as Ar, N 2 or He, and the step G of supplying a gas containing the nitrogen Then, step H of carrying out the purging step is performed sequentially. Each of the above steps E to H is carried out in an inert gas such as Ar, N 2 or He atmosphere.
게이트 전극을 구성하는 전극층을 상기한 바와 같이 ALD 방식으로 형성된 TiN층(20)으로 형성하면, 앞에서 언급한 바와 같이 CVD 방식에 의한 경우에 비하여 C 또는 Cl과 같은 불순물의 잔류량을 낮출 수 있으며, TiN이 미드 밴드갭(mid band gap)의 일함수를 갖는 점을 이용하여 NMOS 및 PMOS 모두 표면 채널 모드에서 작동시켜서 유리한 동작 특성을 얻을 수 있다.As described above, when the electrode layer constituting the gate electrode is formed of the TiN layer 20 formed by the ALD method, as described above, the residual amount of impurities such as C or Cl can be lowered as compared with the CVD method, and the TiN Using the mid-band gap work function, both NMOS and PMOS can be operated in surface channel mode to obtain advantageous operating characteristics.
또한, ALD 방법에 의하여 형성된 TiN층은 기존의 CVD 방법에 의하여 형성되는 TiN층에 비하여 오염 발생에 따른 문제가 적기 때문에, CVD 방법에 의한 TiN층의 비저항이 150∼200μΩcm인 것에 비하여 80μΩcm 정도의 낮은 비저항을 가진다. 따라서, 소자의 동작 속도를 높게 할 수 있는 장점이 있다.In addition, since the TiN layer formed by the ALD method has fewer problems due to contamination than the TiN layer formed by the conventional CVD method, the specific resistance of the TiN layer by the CVD method is about 80 μΩcm as low as 150 to 200 μΩcm. Has a specific resistance. Therefore, there is an advantage that can increase the operation speed of the device.
상기 Al2O3박막(12) 형성 공정과 상기 TiN층(20) 형성 공정은 각각 서로 다른 증착 챔버 내에서 행해진다. 바람직하게는, 상기 Al2O3박막(12) 형성 공정이 행해지는 챔버와 상기 TiN층(20) 형성 공정이 행해지는 챔버를 트랜스퍼 챔버(transfer chamber)를 통하여 연결시킴으로써, 상기 TiN층(20) 형성 단계와 상기 Al2O3박막(12) 형성 단계를 인시튜(in-situ)로 행한다. 이와 같이 하면, 게이트 절연막과 그 위에 형성되는 전극층이 연속 공정으로 형성되는 것이 가능하여 대기중에서의 오염 가능성을 피할 수 있다.The Al 2 O 3 thin film 12 forming process and the TiN layer 20 forming process are respectively performed in different deposition chambers. Preferably, the TiN layer 20 is connected by connecting a chamber in which the Al 2 O 3 thin film 12 forming process is performed and a chamber in which the TiN layer 20 forming process is performed through a transfer chamber. The forming step and the step of forming the Al 2 O 3 thin film 12 are performed in-situ. In this way, the gate insulating film and the electrode layer formed thereon can be formed in a continuous process, thereby avoiding the possibility of contamination in the air.
게이트 절연막과 게이트 전극층을 상기한 바와 같이 ALD 방법에 의하여 형성된 Al2O3/TiN 구조로 형성하여 MOS 트랜지스터를 제조하면, 상기한 바와 같은 Al2O3박막 및 TiN층 각각의 특성이 조합되어 퍼포먼스 특성이 우수한 MOSFET을 얻을 수 있다.When the MOS transistor is manufactured by forming the gate insulating film and the gate electrode layer in the Al 2 O 3 / TiN structure formed by the ALD method as described above, the characteristics of each of the Al 2 O 3 thin film and the TiN layer as described above are combined. A MOSFET having excellent characteristics can be obtained.
도 1c를 참조하면, 상기 TiN층(20)을 패터닝하여 상기 Al2O3박막(12)으로 이루어지는 게이트 절연막 위에 전극층(20a)을 형성한다. 그 후, 통상의 방법에 의하여 상기 전극층(20a)의 측벽에 스페이서(30)를 형성한다.Referring to FIG. 1C, the TiN layer 20 is patterned to form an electrode layer 20a on the gate insulating layer formed of the Al 2 O 3 thin film 12. Thereafter, the spacer 30 is formed on the sidewall of the electrode layer 20a by a conventional method.
상기한 바와 같이, 본 발명에서는 게이트 절연막을 ALD 방법에 의하여 Al2O3박막으로 형성하고, 게이트 전극층으로서 ALD 방법에 의하여 TiN층을 형성하므로, CVD 방식에 의한 통상의 경우에 비하여 C 또는 Cl과 같은 불순물의 잔류량을 낮출 수 있으며, TiN이 미드 밴드갭(mid band gap)의 일함수를 갖는 점을 이용하여 NMOS 및 PMOS 모두 표면 채널 모드에서 작동시켜서 유리한 동작 특성을 얻을 수 있다.As described above, in the present invention, since the gate insulating film is formed of an Al 2 O 3 thin film by the ALD method, and the TiN layer is formed by the ALD method as the gate electrode layer, C or Cl and The remaining amount of the same impurities can be lowered, and the advantage that TiN has a mid band gap work function allows both NMOS and PMOS to operate in the surface channel mode to obtain advantageous operating characteristics.
또한, ALD 방법에 의하여 형성된 TiN층은 기존의 CVD 방법에 의하여 형성되는 TiN층에 비하여 오염 발생에 따른 문제가 적기 때문에, 소자의 동작 속도를 높게 할 수 있다.In addition, since the TiN layer formed by the ALD method has fewer problems due to contamination than the TiN layer formed by the conventional CVD method, the operation speed of the device can be increased.
따라서, 게이트 절연막과 게이트 전극층을 상기한 바와 같이 ALD 방법에 의하여 형성된 Al2O3/TiN 구조로 형성함으로써 Al2O3박막 및 TiN층 각각의 특성이 조합되어 퍼포먼스 특성이 우수한 MOSFET을 얻을 수 있다.Therefore, by forming the gate insulating film and the gate electrode layer in the Al 2 O 3 / TiN structure formed by the ALD method as described above, it is possible to obtain a MOSFET having excellent performance characteristics by combining the characteristics of the Al 2 O 3 thin film and the TiN layer. .
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.The present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications can be made by those skilled in the art within the scope of the technical idea of the present invention. Do.
Claims (13)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980034875A KR20000015134A (en) | 1998-08-27 | 1998-08-27 | GATE ELECTRODE HAVING TiN ELECTRODE LAYER AND METHOD THEREOF |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980034875A KR20000015134A (en) | 1998-08-27 | 1998-08-27 | GATE ELECTRODE HAVING TiN ELECTRODE LAYER AND METHOD THEREOF |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000015134A true KR20000015134A (en) | 2000-03-15 |
Family
ID=19548501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980034875A KR20000015134A (en) | 1998-08-27 | 1998-08-27 | GATE ELECTRODE HAVING TiN ELECTRODE LAYER AND METHOD THEREOF |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000015134A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020056260A (en) * | 2000-12-29 | 2002-07-10 | 박종섭 | Method for forming metal gate of semiconductor devoie |
| KR20020064126A (en) * | 2001-01-31 | 2002-08-07 | 주식회사 다산 씨.앤드.아이 | Method for forming gate oxide thin film using atomic layer chemical vapor deposition system |
| KR100454758B1 (en) * | 2002-01-14 | 2004-11-05 | 주성엔지니어링(주) | Method of depositing tantalum oxide layer |
| KR100647442B1 (en) * | 2000-06-07 | 2006-11-17 | 주성엔지니어링(주) | Method of forming a thin film using atomic layer deposition |
| KR20180130189A (en) * | 2017-05-29 | 2018-12-07 | 에스케이하이닉스 주식회사 | Semiconductor device having buried gate structure and method for manufacturing the same |
-
1998
- 1998-08-27 KR KR1019980034875A patent/KR20000015134A/en not_active Application Discontinuation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100647442B1 (en) * | 2000-06-07 | 2006-11-17 | 주성엔지니어링(주) | Method of forming a thin film using atomic layer deposition |
| KR20020056260A (en) * | 2000-12-29 | 2002-07-10 | 박종섭 | Method for forming metal gate of semiconductor devoie |
| KR20020064126A (en) * | 2001-01-31 | 2002-08-07 | 주식회사 다산 씨.앤드.아이 | Method for forming gate oxide thin film using atomic layer chemical vapor deposition system |
| KR100454758B1 (en) * | 2002-01-14 | 2004-11-05 | 주성엔지니어링(주) | Method of depositing tantalum oxide layer |
| KR20180130189A (en) * | 2017-05-29 | 2018-12-07 | 에스케이하이닉스 주식회사 | Semiconductor device having buried gate structure and method for manufacturing the same |
| US11393824B2 (en) | 2017-05-29 | 2022-07-19 | SK Hynix Inc. | Semiconductor device including buried gate structure and method for fabricating the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4908678A (en) | FET with a super lattice channel | |
| US7385265B2 (en) | High dielectric constant MOSFET device | |
| KR100387259B1 (en) | Method of manufacturing a semiconductor device | |
| US7622401B2 (en) | Method of producing insulator thin film, insulator thin film, method of manufacturing semiconductor device, and semiconductor device | |
| US7704858B2 (en) | Methods of forming nickel silicide layers with low carbon content | |
| US20070023842A1 (en) | Semiconductor devices having different gate dielectric layers and methods of manufacturing the same | |
| US20040171276A1 (en) | Semiconductor device having high-piemittivity insulation film and production method therefor | |
| JP5050351B2 (en) | Manufacturing method of semiconductor device | |
| JP3540234B2 (en) | Method for manufacturing semiconductor device | |
| KR20000015134A (en) | GATE ELECTRODE HAVING TiN ELECTRODE LAYER AND METHOD THEREOF | |
| US8044452B2 (en) | Semiconductor device and method for manufacturing the same | |
| KR20020002826A (en) | Method for manufacturing gate in semiconductor device | |
| US8633114B2 (en) | Methods for manufacturing high dielectric constant films | |
| KR100762238B1 (en) | Transistor of semiconductor device and method of fabricating the same | |
| KR20020032054A (en) | Method for forming silicate by using atomic layer deposition | |
| KR100790567B1 (en) | Semiconductor device having high-k composite gate insulating layer and method of fabricating the same | |
| KR970011502B1 (en) | Thin film transistor manufacturing method | |
| KR100680970B1 (en) | Method for forming gate of semiconductor device | |
| US20230138009A1 (en) | Method for forming a semiconductor structure | |
| KR100613098B1 (en) | Method for fabricating the gate oxide of semiconductor device | |
| KR100650758B1 (en) | Method for forming gate of semiconductor device | |
| KR100650756B1 (en) | Method for forming gate of semiconductor device | |
| KR20020045264A (en) | Method of forming a gate electrode in a semiconductor device | |
| KR100650757B1 (en) | Method for forming gate of semiconductor device | |
| JP2002289844A (en) | Field effect transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |