KR20000014567A - Low voltage integral type photo-sensor having reset signal bootstrapping circuit - Google Patents
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- 239000003990 capacitor Substances 0.000 claims description 33
- 230000003071 parasitic effect Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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Abstract
Description
본 발명은 집적형 포토 센서(integration type photo sensor)에 관한 것으로, 특히 포토 센서를 노광하기 전에 각 픽셀(pixel)의 리셋전위를 전원 전압으로 끌어올리도록 하는 리셋신호 부트스트랩핑 회로를 갖는 저전압 집적형 포토 센서에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated type photo sensor, in particular a low voltage integrated circuit having a reset signal bootstrapping circuit for raising the reset potential of each pixel to a power supply voltage before exposing the photo sensor. It relates to a type photo sensor.
일반적으로, CCD(Charge Coupled Device)와 같은 종래의 쵤상 소자에 비해 집적형 포토 센서는 구동이 간단하고, 단일 전원 전압에서 동작하므로 촬상소자와 주변 IC(Integated Circuit)와 단일 칩화가 가능하다. 따라서, 제조 원가가 매우 낮고 저전력으로 시스템을 구성할 수 있다는 장점이 있다. 특히, 상보형 모스(CMOS) 설계기술의 발달과 함께 소형화, 고해상도화 및 초저전력화되어가는 추세이며, 휴대용 컴퓨터나 무선통신 단말기등과 같이 건전지로 동작하는 시스템의 경우 저전압 동작 특성이 매우 중요시된다.In general, the integrated photo sensor is simpler to drive and operates at a single power supply voltage, compared to a conventional thin element such as a charge coupled device (CCD), thereby enabling single chip formation with an image pickup device and a peripheral integrated circuit (IC). Therefore, the manufacturing cost is very low, and there is an advantage that the system can be configured with low power. In particular, with the development of complementary CMOS design technology, miniaturization, high resolution, and ultra-low power have become trends, and low-voltage operation characteristics are very important for battery operated systems such as portable computers or wireless communication terminals. .
도 1은 집적형 포토 센서중 NMOS로 구성된 하나의 픽셀 센서를 보이는 회로도로서, 리셋 스위칭 트랜지스터(M1), 제1 NMOS(M2), 제2 NMOS(M3) 및 포토 다이오드(D1)로 구성되며, 제2 NMOS(M3)의 게이트의 워드라인(word line)(WL)에 의해 제1 NMOS(M2)의 소오스가 비트라인(bit line)(BL)에 연결된다.FIG. 1 is a circuit diagram showing one pixel sensor including NMOS among integrated photo sensors, and includes a reset switching transistor M1, a first NMOS M2, a second NMOS M3, and a photodiode D1. The source of the first NMOS M2 is connected to the bit line BL by the word line WL of the gate of the second NMOS M3.
도 1에 도시된 포토 다이오드(D1)는 리셋 신호(R)에 의해 턴온된 제1 NMOS(M1)를 통해 전원전압(Vdd)으로 초기화되고, 제1 NMOS(M1)가 턴오프되면서 노광이 시작된다. 노광이 시작되면 광량에 따라 포토 다이오드(D1)에 흐르는 전류의 양이 다르게 된다. 즉, 제1 노드(N1)의 전압은 노광되기 전에 리셋신호(R)에 의해 전원전압으로 초기화되고, 노광이 시작되면 전원전압(Vdd)에서 광량에 상응하는 전압이 강하되게 된다. 결국 리셋신호(R)에 의해 제1 노드(N1)에 전달되는 전압은 포토 다이오드(D1)의 출력 전압 영역이 된다. 그러나, 제1 NMOS(M1)가 턴온되었을 때의 제1 노드(N1)의 전압은 전원전압(Vdd)이 되지않고, 전원전압(Vdd)에서 제1 NMOS(M1)의 문턱전압(Vth)만큼 강하된 전압이 되며, 이때 제1 NMOS(M1)의 문턱전압(Vth)은 기판 바이어스 효과(body effect)에 의해 매우 커지게 된다. 심한 경우 리셋신호(R)에 의해 제1 노드(N1)에 전달되는 전압이 전원전압(Vdd)에서 수 V정도 낮은 수준으로 전달되고, 이로 인해 포토 다이오드(D1)의 출력 전압 영역은 감쇄하게 되어 영상의 질이 떨어지는 문제점이 발생한다. 특히, 낮은 전원 전압을 사용하는 경우 포토 다이오드(D1)의 출력 영역은 더욱 작아져 이러한 문제점이 더욱 심각하게 나타난다.The photodiode D1 shown in FIG. 1 is initialized to the power supply voltage Vdd through the first NMOS M1 turned on by the reset signal R, and exposure starts when the first NMOS M1 is turned off. do. When the exposure starts, the amount of current flowing through the photodiode D1 varies depending on the amount of light. That is, the voltage of the first node N1 is initialized to the power supply voltage by the reset signal R before the exposure, and when the exposure is started, the voltage corresponding to the amount of light drops at the power supply voltage Vdd. As a result, the voltage transmitted to the first node N1 by the reset signal R becomes the output voltage region of the photodiode D1. However, the voltage of the first node N1 when the first NMOS M1 is turned on does not become the power supply voltage Vdd, but is equal to the threshold voltage Vth of the first NMOS M1 at the power supply voltage Vdd. The voltage drops, and the threshold voltage Vth of the first NMOS M1 becomes very large due to a substrate bias effect. In severe cases, the voltage transmitted to the first node N1 by the reset signal R is transferred to a level lower by several V from the power supply voltage Vdd, thereby attenuating the output voltage region of the photodiode D1. There is a problem of poor image quality. In particular, when a low power supply voltage is used, the output area of the photodiode D1 is smaller and this problem becomes more serious.
본 발명이 이루고자 하는 기술적 과제는 챠지 펌프(Charge Pump) 회로를 이용하여 3V 이하의 낮은 전원 전압에서도 큰 출력 전압 영역을 확보하여 양질의 영상 데이터를 얻을 수 있는 리셋신호 부트스트랩핑 회로를 갖는 저전압 집적형 포토 센서를 제공하는 데 있다.The technical problem to be achieved by the present invention is a low-voltage integrated circuit having a reset signal bootstrap circuit that can obtain a high quality image data by securing a large output voltage range even at a low power supply voltage of less than 3V using a charge pump circuit To provide a type photo sensor.
도 1은 집적형 포토 센서중 NMOS로 구성된 하나의 픽셀 센서를 보이는 회로도이다.1 is a circuit diagram illustrating one pixel sensor configured of NMOS among integrated photo sensors.
도 2는 본 발명에서 리셋신호 부트스트랩핑 회로로 이용하고자 하는 일반적인 챠지 펌프회로의 회로도이다.2 is a circuit diagram of a general charge pump circuit to be used as a reset signal bootstrap circuit in the present invention.
도 3은 본 발명에 의한 리셋신호 부트스트랩핑 회로를 갖는 저전압 집적형 포토 센서의 일실시예의 회로도이다.3 is a circuit diagram of an embodiment of a low voltage integrated photo sensor having a reset signal bootstrapping circuit according to the present invention.
도 4는 본 발명에 의한 리셋신호 부트스트랩핑 회로를 갖는 저전압 집적형 포토 센서의 다른 실시예의 회로도이다.4 is a circuit diagram of another embodiment of a low voltage integrated photo sensor having a reset signal bootstrapping circuit according to the present invention.
상기 과제를 이루기 위해, 본 발명에 의한 리셋신호 부트스트랩핑 회로를 갖는 저전압 집적형 포토 센서는 각각이, 리셋 전압과 연결된 게이트, 전원전압과 연결된 드레인을 갖는 리셋 스위칭 트랜지스터와 리셋 스위칭 트랜지스터의 소오스와 기준전위 사이에 연결되어 포토 다이오드를 구비하며, 리셋 전압에 응답하여 전원전압을 각 픽셀의 초기 영상 데이터로 설정하는 n개의 픽셀 센서들 및 전원전압과 리셋 스위칭 트랜지스터의 문턱전압의 합보다 크거나 같은 리셋 전압을 발생하는 리셋전위 승압 수단을 구비하는 것을 특징으로한다.In order to achieve the above object, a low voltage integrated photo sensor having a reset signal bootstrap circuit according to the present invention includes a source of a reset switching transistor and a reset switching transistor each having a gate connected with a reset voltage and a drain connected with a power supply voltage. A photodiode connected between the reference potentials and having n or more pixel sensors that set the power supply voltage as initial image data of each pixel in response to the reset voltage and greater than or equal to the sum of the power supply voltage and the threshold voltage of the reset switching transistor. And a reset potential boosting means for generating a reset voltage.
이하, 본 발명에 의한 리셋신호 부트스트랩핑 회로를 갖는 저전압 집적형 포토 센서를 첨부한 도면들을 참조하여 다음과 같이 설명한다.Hereinafter, a low voltage integrated photo sensor having a reset signal bootstrapping circuit according to the present invention will be described with reference to the accompanying drawings.
먼저, 도 1에 도시된 집적형 포토 센서의 제1 노드(N1)에서 발생되는 전압이 전원전압(Vdd)의 크기를 갖기 위해, 리셋 스위칭 트랜지스터(M1)의 게이트로 공급되는 리셋 신호(R)의 전위(VR)는 다음 수학식 1의 조건을 만족해야 한다.First, in order for the voltage generated at the first node N1 of the integrated photo sensor shown in FIG. 1 to have a magnitude of the power supply voltage Vdd, the reset signal R supplied to the gate of the reset switching transistor M1. The potential VR of must satisfy the condition of Equation 1 below.
여기서, Vth는 리셋 스위칭 트랜지스터(M1)의 문턱전압을 나타낸다. 즉, 리셋신호(R)의 전위를 전원 전압(Vdd)에서 수학식 1의 조건으로 승압시키기 위한 리셋신호 부트스트랩핑 회로가 필요하다.Here, Vth represents the threshold voltage of the reset switching transistor M1. That is, a reset signal bootstrapping circuit for boosting the potential of the reset signal R to the condition of the equation (1) at the power supply voltage Vdd is required.
도 2는 본 발명에서 리셋신호 부트스트랩핑 회로로 이용하고자 하는 일반적인 챠지 펌프회로의 회로도이다. 본 발명에서 이용하고자 하는 챠지 펌프회로는 제4 및 제5 NMOS(M4 및 M5), 제1 및 제2 커패시터(Ca 및 Cb)와 반전기(20)를 포함한다.2 is a circuit diagram of a general charge pump circuit to be used as a reset signal bootstrap circuit in the present invention. The charge pump circuit to be used in the present invention includes the fourth and fifth NMOS (M4 and M5), the first and second capacitors (Ca and Cb) and the inverter 20.
도 2를 참조하면, 제4 NMOS(M4)의 드레인은 전원전압(Vdd)과 연결되고, 게이트는 제2 노드(N2)와 연결되고, 소오스는 제1 커패시터(Ca)의 일측과 연결된다. 제5 NMOS(M5)의 드레인은 전원전압(Vdd)과 연결되고, 게이트는 제1 커패시터(Ca)의 일측과 연결되고, 소오스는 제2 노드(N2)와 각각 연결된다. 제1 커패시터(Ca)의 타측은 입력단자 IN과 연결되고 인버터(20)는 입력단자 IN으로부터 입력되는 신호를 반전하고, 반전된 신호를 출력한다. 이때, 입력신호 IN으로부터 입력되는 신호는 "저"논리레벨과 "고"논리레벨을 주기적으로 교호하는 신호이며, 제2 커패시터(Cb)는 제2 노드(N2)와 인버터(20) 사이에 연결된다. 한편, 도 2에서 기생 커패시터(Cp)는 도 2에 도시된 챠지 펌프회로에 연결되는 로드(load)에 의해 기생적으로 발생되는 커패시턴스를 나타낸다.Referring to FIG. 2, the drain of the fourth NMOS M4 is connected to the power supply voltage Vdd, the gate is connected to the second node N2, and the source is connected to one side of the first capacitor Ca. A drain of the fifth NMOS M5 is connected to the power supply voltage Vdd, a gate is connected to one side of the first capacitor Ca, and a source is connected to the second node N2, respectively. The other side of the first capacitor Ca is connected to the input terminal IN, and the inverter 20 inverts the signal input from the input terminal IN and outputs the inverted signal. At this time, the signal input from the input signal IN is a signal that periodically alternating the "low" logic level and "high" logic level, the second capacitor (Cb) is connected between the second node (N2) and the inverter 20. do. Meanwhile, in FIG. 2, the parasitic capacitor Cp represents a parasitic capacitance generated by a load connected to the charge pump circuit shown in FIG. 2.
도 2에 도시된 챠지 펌프회로는 일반적으로 이용되는 챠지 펌프회로이다. 이와 같은 챠지 펌프회로의 제2 노드(N2)에서 발생되는 출력 전압(Vch)는 다음 수학식 2와 같다.The charge pump circuit shown in FIG. 2 is a commonly used charge pump circuit. The output voltage Vch generated at the second node N2 of the charge pump circuit is expressed by Equation 2 below.
여기서, 제2 노드(N2)에서 발생되는 출력 전압(Vch)을 집적형 포토 센서의 리셋신호로서 이용하기 위해 제2 노드(N2)에서 출력되는 출력 전압(Vch)은 수학식 1의 조건과 같이 전원전압(Vdd)과 리셋 스위칭 트랜지스터(M1)의 문턱 전압(Vth)의 합과 같거나 커야 한다는 것을 만족해야 한다.Here, in order to use the output voltage Vch generated at the second node N2 as a reset signal of the integrated photo sensor, the output voltage Vch output at the second node N2 is as shown in Equation 1 below. It must be satisfied that the sum of the power supply voltage Vdd and the threshold voltage Vth of the reset switching transistor M1 must be equal to or greater than.
한편, 제2 노드(N2)에서 발생되는 출력전압(Vch)이 리셋 스위칭 트랜지스터(M1)의 문턱전압(Vth)과 전원전압(Vdd)의 합과 같은 크기의 전압을 발생하기 위해, 제2 커패시터(Cb)의 크기는 다음 수학식 3과 같은 조건을 만족해야 한다.On the other hand, in order for the output voltage Vch generated at the second node N2 to generate a voltage equal to the sum of the threshold voltage Vth of the reset switching transistor M1 and the power supply voltage Vdd, the second capacitor The size of (Cb) must satisfy the following condition (3).
이때, 기생 커패시터(Cp)는 제2 노드(N2)에서 발생되는 출력 전압(Vch)을 리셋 신호(R)로서 입력하는 집적형 포토 센서들에 의해 발생되는 기생 커패시턴스들의 합이다.In this case, the parasitic capacitor Cp is a sum of parasitic capacitances generated by the integrated photo sensors that input the output voltage Vch generated at the second node N2 as the reset signal R.
도 3은 도 2에 도시된 챠지 펌프회로를 사용하여 본 발명에 의한 리셋신호 부트스트랩핑 회로를 갖는 저전압 집적형 포토 센서를 설명하기 위한 일실시예의 회로도로서, 제4 및 제5 모스 트랜지스터(M4 및 M5), 제1 및 제2 커패시터(Ca 및 Cb) 및 인버터(20)를 포함하는 리셋전위 승압부(36)와 제1 내지 제n 집적형 포토 센서(32 내지 34)를 포함하는 집적형 포토 센서의 한 로우(row)를 나타내는 도면이다.FIG. 3 is a circuit diagram of an embodiment of a low voltage integrated photo sensor having a reset signal bootstrap circuit according to the present invention using the charge pump circuit shown in FIG. 2. And an reset potential booster 36 including first and second capacitors Ca and Cb and an inverter 20 and first to n-th integrated photo sensors 32 to 34. It is a figure which shows one row of a photo sensor.
도 3에 도시된 회로는 2에 도시된 챠지 펌프회로를 리셋전위 승압부(36)로 이용한 것이다. 이때, 리셋전위 승압부(36)의 제2 노드(N2)에 병렬로 연결되는 제1 내지 제n 집적형 포토 센서(32 내지 34)에 의해 기생 커패시턴스가 발생되며 이는 도 2에 도시된 기생 커패시터(Cp)에 대응된다. 즉, 제2 노드(N2)에서 병렬로 연결되는 제1 내지 제n 집적형 포토 센서(32 내지 34)에 의해 발생되는 기생 커패시턴스에 상응하여 수학식 3을 만족하는 제2 커패시터(Cb)의 크기를 설정한다. 이렇게 제2 커패시터(Cb)의 크기를 설정함으로써, 제1 내지 제n 리셋 스위칭 트랜지스터(M6, M9)의 게이트로 입력되는 리셋 신호(R)의 전위(VR)가 수학식 1을 만족하게 된다. 즉, 리셋 신호(R)에 응답하여 제1 내지 제n 리셋 스위칭 트랜지스터(M6, M9)가 턴온되었을 때, 제1 내지 제n 리셋 스위칭 트랜지스터(M6, M9)의 소오스에 연결되는 포토 다이오드(D2, D3)의 플러스 단자에 전원전압(Vdd)이 걸리게 된다. 한편, 제1 내지 제n 집적형 포토 센서(32, 34)에 대한 설명은 종래기술에 대한 설명에서 이미 전술되었으므로 여기서는 그 설명을 생략한다.The circuit shown in FIG. 3 uses the charge pump circuit shown in FIG. 2 as the reset potential booster 36. At this time, parasitic capacitance is generated by the first to nth integrated photo sensors 32 to 34 connected in parallel to the second node N2 of the reset potential booster 36, which is illustrated in FIG. 2. Corresponds to (Cp). That is, the size of the second capacitor Cb that satisfies Equation 3 corresponding to the parasitic capacitance generated by the first to n-th integrated photo sensors 32 to 34 connected in parallel at the second node N2. Set. By setting the size of the second capacitor Cb as described above, the potential VR of the reset signal R input to the gates of the first to nth reset switching transistors M6 and M9 satisfies Equation (1). That is, the photodiode D2 connected to the source of the first to nth reset switching transistors M6 and M9 when the first to nth reset switching transistors M6 and M9 are turned on in response to the reset signal R. FIG. , The power supply voltage (Vdd) is applied to the positive terminal of D3). On the other hand, since the description of the first to n-th integrated photo sensor 32, 34 has already been described above in the description of the prior art, the description thereof is omitted here.
한편, CMOS 집적형 포토 센서를 레이아웃(layout)시 한 로우의 높이는 수 um이다. 이때, 도 3에 도시된 바와 같이 각 로우의 리셋 스위칭 트랜지스터(M6, M9)로 공급되는 리셋 전압을 제2 커패시터(Cb)에 의해 발생하게 되면 제2 커패시터(Cb)의 크기가 커지게 되며, 이로인해 전체적인 칩 면적이 커지게 되고 해상도가 떨어지게 된다. 따라서, 한 로우의 픽셀 수만큼 제2 커패시터(Cb)의 크기를 나누어 각 픽셀의 리셋 스위칭 트랜지스터에 개별적으로 리셋 전압이 공급될 수 있도록 할 필요가 있다.On the other hand, the height of a row when the CMOS integrated photo sensor is laid out is several um. In this case, as shown in FIG. 3, when the reset voltage supplied to the reset switching transistors M6 and M9 of each row is generated by the second capacitor Cb, the size of the second capacitor Cb is increased. This results in a larger chip area and lower resolution. Therefore, it is necessary to divide the size of the second capacitor Cb by the number of pixels in a row so that the reset voltage can be individually supplied to the reset switching transistor of each pixel.
도 4는 본 발명에 의한 리셋신호 부트스트랩핑 회로를 갖는 저전압 집적형 포토 센서를 설명하기 위한 다른 실시예의 회로도로서, 제4 및 제5 모스 트랜지스터(M4 및 M5), 제1 커패시터(Ca), 제3 내지 제4 커패시터(Cb1, Cbn) 및 인버터(20)를 포함하는 리셋전위 승압부, 제1 내지 제n 집적형 포토 센서(42 내지 44)를 포함한다.FIG. 4 is a circuit diagram of another embodiment for explaining a low voltage integrated photo sensor having a reset signal bootstrapping circuit according to the present invention. The fourth and fifth MOS transistors M4 and M5, the first capacitor Ca, The reset potential boosting unit including the third to fourth capacitors Cb1 and Cbn and the inverter 20, and the first to nth integrated photo sensors 42 to 44.
도 4에 도시된 회로는 3에 도시된 제2 커패시터(Cb)의 크기를 픽셀의 개수만큼 나누어 각 픽셀의 리셋 스위칭 트랜지스터들(M12, M15)의 게이트로 공급되는 리셋 신호(R)가 제3 내지 제4 커패시터(Cb1 내지 Cbn)에서 각각 공급되도록 회로를 구성한 것이다. 이때, 제3 내지 제4 커패시터(Cb1 내지 Cbn)의 크기는 다음 수학식 4의 조건을 만족하도록 설정한다.In the circuit illustrated in FIG. 4, the reset signal R supplied to the gates of the reset switching transistors M12 and M15 of each pixel is divided by the size of the second capacitor Cb shown in FIG. 3 by the number of pixels. The circuit is configured to be supplied from the fourth to fourth capacitors Cb1 to Cbn, respectively. At this time, the sizes of the third to fourth capacitors Cb1 to Cbn are set to satisfy the condition of Equation 4 below.
여기서, Cb'는 제3 내지 제4 커패시터(Cb1 내지 Cbn) 각각의 크기로서, 도 3에서 제2 커패시터(Cb)를 크기를 설정한 다음 이를 픽셀의 개수만큼 나눔으로써 구할 수 있다. 여기서도, 각 집적형 포토 센서에 대한 설명은 종래기술에서 이미 전술되었으므로, 그 설명을 생략한다.Here, Cb 'is the size of each of the third to fourth capacitors Cb1 to Cbn, and can be obtained by setting the size of the second capacitor Cb in FIG. 3 and dividing it by the number of pixels. Here too, the description of each integrated photo sensor has already been described above in the prior art, and thus the description thereof is omitted.
한편, 도 3 내지 도 4에 도시된 본 발명의 실시예들은 NMOS를 이용한 CMOS 집적형 포토 센서에 대한 것이며, 도시하지는 않았지만 각종 집적형 집적형 포토 센서에 본 발명을 응용할 수 있다.Meanwhile, the embodiments of the present invention shown in FIGS. 3 to 4 relate to a CMOS integrated photo sensor using an NMOS, but the present invention may be applied to various integrated integrated photo sensors although not shown.
상술한 바와 같이, 본 발명에 의한 리셋신호 부트스트랩핑 회로를 갖는 저전압 집적형 포토 센서는 집적형 포토센서의 리셋 스위칭 트랜지스터의 게이트에 인가되는 리셋전압이 공급전압에 리셋 스위칭 트랜지스터의 문턱 전압을 합한 전압레벨로 승압시켜 포토 센서의 리셋 전위가 전원전압 수준까지 올라가고 이로인해 저전압에서도 포토 센서의 출력전압이 충분한 스윙 영역을 호가보하게 되며 또한, 집적형 포토 센서가 모든 파장의 빛을 흡수하도록 하여 집적형 포토 센서의 분광특성이 좋아져 영상의 질을 향상시키는 효과가 있다.As described above, in the low voltage integrated photo sensor having the reset signal bootstrap circuit according to the present invention, the reset voltage applied to the gate of the reset switching transistor of the integrated photo sensor is obtained by adding the threshold voltage of the reset switching transistor to the supply voltage. The voltage rises to the voltage level and the reset potential of the photo sensor rises to the power supply voltage level, thereby causing the swing region to have sufficient output voltage of the photo sensor even at low voltage, and the integrated photo sensor absorbs light of all wavelengths. The spectral characteristics of the type photo sensor are improved, which has the effect of improving the image quality.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980034052A KR20000014567A (en) | 1998-08-21 | 1998-08-21 | Low voltage integral type photo-sensor having reset signal bootstrapping circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980034052A KR20000014567A (en) | 1998-08-21 | 1998-08-21 | Low voltage integral type photo-sensor having reset signal bootstrapping circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000014567A true KR20000014567A (en) | 2000-03-15 |
Family
ID=19547925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980034052A KR20000014567A (en) | 1998-08-21 | 1998-08-21 | Low voltage integral type photo-sensor having reset signal bootstrapping circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000014567A (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0589673A (en) * | 1991-03-14 | 1993-04-09 | Samsung Electron Co Ltd | Driver circuit for word line in semiconductor memory device |
| KR960006375A (en) * | 1994-07-22 | 1996-02-23 | 이형도 | Message Change Method of Home Security System using Pager Public Network |
| KR19980021435A (en) * | 1996-09-16 | 1998-06-25 | 김광호 | Single Voltage Source Solid State Imaging Device |
| KR100220939B1 (en) * | 1995-12-29 | 1999-09-15 | 김영환 | Word line driving method of memory device |
-
1998
- 1998-08-21 KR KR1019980034052A patent/KR20000014567A/en not_active Application Discontinuation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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