KR20000014177U

KR20000014177U - 통신 채널의 비트 에러율 계산 회로

Info

Publication number: KR20000014177U
Application number: KR2019980027475U
Authority: KR
Inventors: 이석준; 류지호
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1998-12-30
Filing date: 1998-12-30
Publication date: 2000-07-25

Abstract

본 고안은 통신 채널의 에러 검출 및 수정 회로를 변경하여 간단한 회로의 추가만으로 별도의 외부 시험 장치 없이도 비트 에러율을 계산할 수 있는 통신 채널의 비트 에러율 계산회로에 관한 것으로, 이를 위해 본 고안은 비터비 복호된 데이터를 길쌈 부호화하는 길쌈 부호부와, 상기 길쌈 부호부의 출력 데이터를 내부 프로토콜에 따라 심볼을 감소시키는 펑쳐와, 비터비 복호전의 심볼을 소정 시간 동안 지연시키는 지연부와, 상기 펑쳐 및 상기 지연부의 출력 데이터를 비교하여 서로 다른 비트의 수를 구하는 비교부, 및 상기 비교부의 출력을 카운팅하는 에러 카운터를 구비한 것을 특징으로 한다.

Description

통신 채널의 비트 에러율 계산 회로

본 고안은 통신 채널의 비트 에러율 계산 회로에 관한 것으로, 특히 통신 채널의 에러 검출 및 수정 회로를 변경하여 간단한 회로 추가만으로 별도의 외부 시험 장치 없이도 비트 에러율을 계산할 수 있는 통신 채널의 비트 에러율 계산 회로에 관한 것이다.

유무선 통신시 대기 또는 전선과 같은 통신 매체를 통하여 데이터 전송할 때, 이러한 매체로 인하여 통신 채널 에러가 발생하게 된다. 일반적인 통신용 반도체 수신칩에는 이러한 통신 채널의 에러 성분을 제거하기 위하여 에러를 감지하고 이를 수정할 수 있는 회로를 포함하게 된다. 이러한 수신칩을 이용하여 통신 시스템을 구현할 때, 비트 에러율(Bit Error Rate)을 자체 평가하기 위해서는 고가의 시험 장비를 필요로 하게 된다. 비트 에러율을 측정하게 되는 것은 시스템 개발 단계에서 이루어지며, 측정된 비트 에러율은 수신칩의 평가나 채널의 에러를 최소화시키는 파라미터의 조정을 위한 지시 정보로 이용된다. 이때, 채널의 에러를 복구한 기준 신호와 현 개발중인 시스템의 채널의 에러를 포함한 신호를 비교함에 의해 비트 에러율을 측정하게 된다. 이렇게 측정된 비트 에러율을 참조하여 시스템 개발이 완료된 후, 정상적으로 시스템을 운용할 때에도 자체 성능 평가나 관리를 위해서도 이러한 비트 에러율의 측정이 필요하다. 이를 위해 고가의 시험 장비를 구비하는 것은 경제적으로 큰 부담이 된다는 문제점이 있었다.

본 고안은 상기 문제점을 해결하기 위하여 안출된 것으로써, 칩내에서 통신 채널의 비트 에러율을 계산할 수 있는 통신 채널의 비트 에러율 계산 회로를 제공하는데 그 목적이 있다.

도 1은 본 고안에 따른 통신 채널의 비트 에러율 계산 회로를 설명하기 위한 구성 블록도.

* 도면의 주요 부분에 대한 설명

10 : 비터비 복호기 20 : 길쌈 부호부

30 : 펑쳐(puncturer) 40 : 지연부

50 : 비교부 60 : 레지스터

70 : 데이터 카운터 80 : 에러 카운터

상기 목적을 달성하기 위한 본 고안에 따른 통신 채널의 비트 에러율 계산 회로는 비터비 복호된 데이터를 길쌈 부호화하는 길쌈 부호부와, 상기 길쌈 부호부의 출력 데이터를 내부 프로토콜에 따라 심볼을 감소시키는 펑쳐와, 비터비 복호전의 심볼을 소정 시간 동안 지연시키는 지연부와, 상기 펑쳐 및 상기 지연부의 출력 데이터를 비교하여 서로 다른 비트의 수를 구하는 비교부, 및 상기 비교부의 출력을 카운팅하는 에러 카운터를 포함하여 이루어진다.

이하, 첨부된 도면을 참조하여 본 고안을 상세히 설명하면 다음과 같다.

도 1은 본 고안에 따른 통신 채널의 비트 에러율 계산 회로를 설명하기 위한 블록도를 도시한 것이다.

도 1에 도시된 비트 에러율 계산 회로는 비터비 복호기(10)의 출력에 대하여 길쌈 부호화하는 길쌈 부호부(20)와, 내부 프로토콜에 따라 심볼을 감소시키는 펑쳐(puncturer)(30)와, 비터비 복호전의 심볼(S0)을 일정 시간 지연시키는 지연부(40)와, 복호되기 전의 지연부(40)의 출력 데이터와 복호된 후의 펑쳐(30)의 출력 데이터를 비교하여 비트 차를 구하는 비교부(50)와, 비교부(50)의 비교 결과에 따라 비트 에러를 카운팅하는 에러 카운터(80)와, 비터비 복호전의 심볼(S0)을 입력받아 심볼을 카운팅하는 데이터 카운터(70)와, 최대 카운트값을 저장하기 위한 레지스터(60)로 구성된다.

먼저, 길쌈 부호부(20)는 입력 데이터를 비터비 복호전의 심볼로 길쌈 부호화한다. 이어서, 펑쳐(30)는 비터비 복호기(10)의 디펑쳐(depuncture)(1)와 정반대의 동작을 수행하는 곳으로, 내부 프로토콜에 따라 심볼을 감소시키며, 이 출력은 비터비 복호전의 데이터와 동일한 형태가 된다. 지연부(40)는 두 심볼(S0, S1)이 비터비 복호기(10)와 길쌈 부호부(20) 및 펑쳐(30)를 통과하는 시간 동안 심볼(S0)을 지연시킨다. 이어서, 비교부(50)는 통신 채널의 에러를 그대로 포함하고 있는 지연부(40)의 출력 데이터와 에러 성분이 제거된 펑쳐(30)의 출력 데이터를 비교하여, 서로 다른 비트의 개수를 구한다. 레지스터(60)는 최대 심볼 수를 저장하며, 데이터 카운터(70)는 비터비 복호전의 심볼(S0)을 입력받아, 심볼 수를 카운팅하며, 카운팅된 심볼 수와 레지스터(60)의 최대 심볼 수를 비교하여 같으면 리셋 신호를 발생한다. 에러 카운터(80)의 비교부(80)로부터의 에러 비트 수를 입력받아, 이를 누적 카운팅하고, 리셋 신호가 입력되면 카운팅값을 초기화한다.

이하, 상기 구성에 따른 동작을 살펴보면 다음과 같다.

본 고안은 통신 수신부의 복조기(미도시)를 통해 입력되는 두 심볼(S0, S1)을 비터비 복호한 데이터와 복호전 데이터를 서로 비교하여 비트 에러율을 계산한다. 먼저, 두 심볼(S0, S1)은 내부 프로토콜에 따라 디평쳐(1)를 통해 생략된 심볼을 복원하고, 비터비 복호부(3)를 통해 비터비 복호가 수행되어 통신 채널의 에러를 제거한다. 이 비터비 복호된 데이터는 길쌈 부호부(20)를 통해 부호화하고, 디펑쳐(1)와 서로 반대의 동작을 수행하는 펑쳐(30)를 통해 내부 프로토콜에 따라 심볼을 감소시켜 비터비 복호전의 심볼(S0, S1)과 같은 데이터를 발생한다. 이 두 데이터를 비교하기 위하여 지연부(40)에서 비터비 복호전의 심볼(S0)을 일정 시간 지연시킨다. 이어서, 비교부(50)는 이 두 데이터를 비교하고, 서로 다른 비트 수에 해당하는 비교 결과를 에러 카운터(80)에 통보한다. 그러면 에러 카운터(80)는 이를 비트 차를 누적하여 카운팅하게 되고, 이는 비트 에러 카운트(BEC)로서 출력하게 된다. 이때, 비트 에러율을 측정하고자 하는 최대 심볼 수를 결정하기 위하여 레지스터(60) 및 데이터 카운터(70)가 이용된다. 레지스터(60)는 최대 심볼 수를 저장하게 되고, 데이터 카운터(70)는 심볼 수를 카운팅하며, 이 카운팅값과 레지스터(60)의 최대 심볼수가 같으면 리셋 신호를 에러 카운터(80)에 출력한다. 에러 카운터(80)는 이 리셋 신호에 응답하여 카운팅값을 초기화한다.

본 고안의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 고안의 기술 분야의 통상의 전문가라면 본 고안의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 고안에 따른 통신 채널의 비트 에러율 계산 회로는 통신 채널의 에러 검출 및 수정 회로를 변경함으로써, 단순한 회로 추가만으로 외부의 시험 장치 없이 칩 내부에서 비트 에러율을 계산할 수 있도록 할 수 있다. 따라서, 시스템 개발 및 운용상에서 고가의 외부 시험 장치 없이 비트 에러율을 칩 자체에서 제공함으로 경제적인 시스템 개발 및 운용이 가능하다.

Claims

비터비 복호된 데이터를 길쌈 부호화하는 길쌈 부호부;

상기 길쌈 부호부의 출력 데이터를 내부 프로토콜에 따라 심볼을 감소시키는 펑쳐;

비터비 복호전의 심볼을 소정 시간 동안 지연시키는 지연부;

상기 펑쳐 및 상기 지연부의 출력 데이터를 비교하여 서로 다른 비트의 수를 구하는 비교부; 및

상기 비교부의 출력을 카운팅하는 에러 카운터

를 구비한 것을 특징으로 하는 통신 채널의 비트 에러율 계산 회로.
제1항에 있어서, 비터비 복호전의 심볼 수를 카운팅하고, 이미 설정된 최대 심볼 수와 카운팅된 값이 동일하면 리셋 신호를 발생하고, 상기 리셋 신호에 따라 상기 에러 카운터의 카운팅값을 초기화하는 데이터 카운터를 더 구비한 것을 특징으로 하는 통신 채널의 비트 에러율 계산회로.