KR20000008510A - Method of forming align key by trench etch - Google Patents

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김덕중
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Abstract

PURPOSE: A method for forming a align key is provided to improve decreasing of align reliability and occurring of errors by forming a trench. CONSTITUTION: The method comprises the steps of: forming a silicon oxide film for buffer layer; forming a photoresist film on the silicon oxide film; forming a silicon oxide pattern by photolithography; implanting dopants in a substrate surface including the silicon oxide pattern; and forming a trench used for align key by etching a exposed portion of the substrate.

Description

트랜치 식각을 통한 얼라인키 형성방법How to Form Align Key by Etching Trench

본 발명은 트랜치 식각을 통한 얼라인키 형성방법에 관한 것으로, 특히 버퍼용 산화막패턴을 마스크로 하여 트랜치 식각을 통해 반도체기판내에 단차를 갖는 얼라인키용 트랜치를 형성하도록 하는 기술에 관한 것이다.The present invention relates to a method for forming an alignment key through trench etching, and more particularly, to a technique for forming an alignment key trench having a step in a semiconductor substrate through trench etching using a buffer oxide pattern as a mask.

일반적으로, 집적회로는 아날로그나 디지털의 신호를 처리하고 이를 외부의 다른 소자와 연결시키도록하는 일련의 전기적인 동작처리, 분석 및 전송을 담당하는 각종 전기적 요소들을 일정한 영역내에 목적에 맞게 배열해 놓은 것이다. 최근의 마이크로 제조에 있어서는 실리콘 기판위에 정해진 영역내에만 불순물을 주입한더던지, 박막층을 형성한다든지 하여 임의의 요소의 구조를 얻게되며 또한 이들을 다른 회로나 소자에 연결시키게 된다.In general, integrated circuits have a variety of electrical elements within a certain area, arranged for purpose, to handle a series of electrical operations, analysis and transmissions that process analog or digital signals and connect them to other external components. will be. In the recent micro fabrication, an impurity is implanted only in a predetermined region on a silicon substrate, or a thin film layer is formed to obtain an arbitrary structure of the element and connect them to other circuits or elements.

이와 같이 일정 영역의 패턴은 리소그래피공정(lithography)에 의해 형성되는데 특히, 이중에서 정렬/노광 작업은 박막의 패턴 위치를 결정하고 자외선을 이용하여 감광막을 도포하는 작업을 말한다. 여기서, 적층되어 박막에 얼라인(align)을 하기 위해서는 전(前)공정에서 형성되는 얼라인키(align key)를 이용하여 정렬을 하며, 키(key)의 형성은 각 사진공정에서 사용하고 있는 얼라이너(aligner) 별로 특수모양으로 만들어 사용하며, 이들의 공통점은 그 패턴에서 발생되는 단차와 그 단차에 빛을 조사하므로서 나타나는 빛의 세기를 신호로하여 정렬을 실시한다.As such, the pattern of a predetermined region is formed by lithography. In particular, the alignment / exposure operation refers to a process of determining a pattern position of a thin film and applying a photosensitive film using ultraviolet rays. Here, in order to align the thin film to be laminated, the alignment is performed by using an alignment key formed in a previous process, and the formation of the key is used in each photo process. Each liner (aligner) is used to make a special shape, and their commonality is to perform the alignment by using the signal intensity of light generated by irradiating light on the step and the step generated in the pattern.

따라서, 이러한 단차를 이용한 키 패턴에서의 얼라인시 중요한 점은 그 패턴의 단차 경사에 의하여 빛의 세기가 결정됨에 따라 단차 경사가 결정된다는 점인데, 공정이 진행됨에 따라 층별로의 적층구조와 단차경사가 완만하게 되어 빛의 세기가 감소가 되고 얼라인시 정확도가 떨어지게 된다.Therefore, an important point in aligning the key pattern using the step difference is that the step gradient is determined as the light intensity is determined by the step gradient of the pattern. The slope is gentle, which reduces the light intensity and decreases the accuracy at alignment.

즉, 종래의 얼라인키 형성은 별도로 진행되는 막을 이용하여 키를 형성함에 따라 그 박막(산화막, 폴리실리콘막, 금속배선 등)의 손상시에는 얼라인의 재현성이 저하되며, 오차가 발생하는 단점이 발생된다. 또한, 초기 공정에서는 키형성을 위하여 별도의 막을 형성하여 사진/식각 공정을 진행하여야 하는 단점이 발생된다.That is, in the conventional alignment key formation, as the key is formed using a separate film, the reproducibility of the alignment is degraded when the thin film (oxide film, polysilicon film, metal wiring, etc.) is damaged, and an error occurs. Is generated. In addition, in the initial process, a disadvantage arises in that a separate film is formed to form a key to perform a photo / etch process.

상기한 문제점을 감안하여 안출된 본 발명의 목적은 종래 기술에서 별도의 박막을 이용하여 키형성시에 완만한 단차에 의한 박막의 손상으로 얼라인의 재현성 저하 및 오차 발생을 최소화할 수 있도록 하기 위하여 버퍼용 산화막패턴을 형성하고 열산화공정을 실시한후, 불순물이온 주입공정 및 버퍼용 산화막패턴과 반도체기판을 통한 트랜치 식각공정을 진행하여 얼라인키용 트랜치를 형성하도록 한 트랜치 식각을 통한 얼라인키 형성방법을 제공하는 데 그 목적이 있다.An object of the present invention devised in view of the above problems is to use a separate thin film in the prior art in order to minimize the reproducibility degradation of the alignment and the occurrence of errors due to damage of the thin film due to the gentle step at the time of key formation After forming a buffer oxide layer pattern and performing a thermal oxidation process, an alignment key formation method using trench etching to form an alignment key trench by performing an impurity ion implantation process and a trench etching process through a buffer oxide layer pattern and a semiconductor substrate. The purpose is to provide.

도 1은 본 발명에 의한 트랜치 식각을 통한 얼라인키 형성 공정에 따른 종단면도1 is a longitudinal sectional view of an alignment key forming process through trench etching according to the present invention;

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10 : 반도체기판 12 : 버퍼용 산화막10: semiconductor substrate 12: buffer oxide film

14 : 얼라인용 트랜치14: alignment trench

상기한 목적을 달성하기 위해 본 발명에 따른 트랜치 식각을 통한 얼라인키 형성방법은In order to achieve the above object, an alignment key forming method through trench etching according to the present invention is

반도체기판상에 버퍼용 산화막과 감광막을 순차적으로 형성하는 공정과;Sequentially forming a buffer oxide film and a photosensitive film on the semiconductor substrate;

노광마스크를 이용한 노광 및 현상공정으로 감광막패턴을 형성하는 공정;Forming a photosensitive film pattern by an exposure and development process using an exposure mask;

상기 감광막패턴을 마스크로 식각선택비차를 이용하여 버퍼용 산화막패턴을 형성하는 공정;Forming an oxide film pattern for a buffer by using an etching selectivity difference using the photosensitive film pattern as a mask;

상기 결과물에서 감광막패턴을 제거한 후 열산화공정을 실시하는 공정;Removing the photoresist pattern from the resultant and then performing a thermal oxidation process;

상기 결과물 전표면에 불순물이온 주입공정을 실시하는 공정; 및Performing an impurity ion implantation process on the entire surface of the resultant product; And

상기 버퍼용산화막패턴과 반도체기판간의 식각선택비차를 이용한 식각공정으로 반도체기판내에 소정부분이 노출되어 단차를 갖는 얼라인키용 트랜치를 형성하는 공정으로 이루어진다.An etching process using an etching selectivity difference between the buffer oxide layer pattern and the semiconductor substrate is performed to form an alignment key trench having a stepped portion by exposing a predetermined portion in the semiconductor substrate.

상기와 같은 구조를 갖도록 하는 트랜치 식각을 통한 얼라인키 형성방법은 트랜치 식각공정을 통해 반도체기판내에 단차를 갖는 얼라인키용 트랜치를 형성하므로서 별도의 박막을 이용하여 키형성시 박막의 손상으로 인한 얼라인의 재현성 저하 및 오차를 최소화할 수 있다.The alignment key forming method using the trench etching to have the structure as described above is to form an alignment key trench having a step in the semiconductor substrate through the trench etching process, so that the alignment due to the damage of the thin film is formed by using a separate thin film. The reproducibility decreases and the error can be minimized.

이하, 첨부된 도면을 참조하여 본 발명에 따른 트랜치 식각을 통한 얼라인키 형성방법에 대하여 상세히 설명하면 다음과 같다.Hereinafter, a method of forming an alignment key through trench etching according to the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 의한 트랜치 식각을 통한 얼라인키 형성 공정에 따른 종단면도이다.1 is a longitudinal cross-sectional view of an alignment key forming process through trench etching according to the present invention.

먼저, 반도체기판(10)에 버퍼용 산화막(12)과 감광막을 순차적으로 형성한 다음 노광마스크를 이용하여 감광막패턴으로 예정된 노출부위에 노광 및 현상공정을 거쳐 감광막패턴을 형성한다.First, the buffer oxide film 12 and the photoresist film are sequentially formed on the semiconductor substrate 10, and then a photoresist pattern is formed through an exposure and development process on an exposed portion that is intended as a photoresist pattern using an exposure mask.

상기 감광막패턴을 마스크로 하여 감광막패턴과 버퍼용 산화막(12)간의 식각선택비차를 이용한 식각공정으로 버퍼용 산화막(12)패턴을 형성한다.The buffer oxide film pattern 12 is formed by an etching process using an etching selectivity difference between the photosensitive film pattern and the buffer oxide film 12 using the photoresist pattern as a mask.

여기서, 상기 감광막패턴과 버퍼용 산화막(12)패턴간의 식각선택비는 상기 감광막패턴이 350 ∼ 550Å/min 범위에서 450Å/min 정도 이고, 버퍼용 산화막(12)이70 ∼ 90Å/min 범위에서 80Å/min 정도 이다.Here, the etching selectivity between the photoresist pattern and the buffer oxide film 12 pattern is about 450 mW / min in the range of 350 to 550 mW / min, and the buffer oxide film 12 is 80 mW in the range of 70 to 90 mW / min. / min or so.

이 때, 상기 버퍼용 산화막(12)패턴 형성시의 식각조건은 " 압력이 350 mTorr, 양극과 음극간의 갭(gap)이 1.5 cm, 고주파 파워가 200 watt, He 가스가 150 sccm, SF6가스가 150 sccm " 인 조건에서 실시한다.At this time, the etching conditions for the formation of the buffer oxide film 12 pattern include "pressure 350 mTorr, gap between anode and cathode 1.5 cm, high frequency power 200 watt, He gas 150 sccm, SF 6 gas. Is carried out under the condition of 150 sccm ".

상기 결과물에서 감광막패턴을 제거한 다음, 전표면에 열산화공정을 실시하여 상기 버퍼용 산화막(12)패턴을 활성화시킨 후 불순물이온 주입공정을 실시하고, 상기 버퍼용 산화막(12)패턴을 마스크로 하여 인-시튜(in-situ)에서 반도체기판(10)과의 식각선택비차를 이용한 식각공정으로 반도체기판(10)내의 소정부분이 노출되어 단차를 갖는 얼라인키용 트랜치(14)을 형성한다.After removing the photoresist pattern from the resultant product, a thermal oxidation process was performed on the entire surface to activate the buffer oxide film 12 pattern, and then an impurity ion implantation process was performed, and the buffer oxide film 12 pattern was used as a mask. An in-situ etching process using an etching selectivity difference with the semiconductor substrate 10 exposes a predetermined portion of the semiconductor substrate 10 to form an alignment key trench 14 having a step difference.

이 때, 불순물이온 주입공정의 조건에서 " 5E15 80KeV 의 에너지를 갖는 보론(B) 불순물이온을 3700 ∼4100Å/min 범위에서 3900Å/min 으로 주입하여 상기 반도체기판(14)내에 2400 ∼ 2800Å/min 범위에서 2600Å/min 의 단차 " 을 갖도록 한다.At this time, the boron (B) impurity ion having an energy of 5E15 80KeV is injected at 3900 kV / min in the range of 3700-4100 kV / min under the conditions of the impurity ion implantation process and is 2400-2800 kV / min in the semiconductor substrate 14. At 2600 차 / min.

상기 트랜치(14)의 식각조건은 " 압력이 200 ∼ 400 mTorr범위에서 300 mTorr, 양극과 음극간의 갭(gap)이 0.5 ∼ 2.5 cm범위에서 1.5 cm, 고주파 파워가 60 ∼ 80 watt범위에서 70 watt, O2가스가 50 ∼ 250 sccm범위에서 150 sccm, SF6가스가 50 ∼ 250 sccm범위에서 150 sccm " 인 조건에서 실시한다.The etching conditions of the trench 14 are "300 mTorr in the range of 200-400 mTorr pressure, 1.5 cm in the range of 0.5-2.5 cm between the anode and cathode, and 70 watt in the range of 60-80 watt of high frequency power. , 150 sccm in an O 2 gas range of 50 to 250 sccm, and 150 sccm "in an SF 6 gas range of 50 to 250 sccm.

여기서, 불순물이온 주입공정의 유/무에 관계없이 박막별 식각비/균일성은 감광막패턴이 2204Å/min 이고, 버퍼용 산화막(12)이 1155Å/min 이며, 각 공정/박막질의 식각비 산포는 6% 이내로 하는 것이 안정적이다.Here, regardless of the impurity ion implantation process, the etch ratio / uniformity for each thin film was 2204 Å / min for the photoresist pattern, 1155 Å / min for the buffer oxide film 12, and the etch ratio distribution of each process / thin film was 6 It is stable to set it as% or less.

상기한 바와 같이, 층과 층에서 각 정렬노광 키을 형성하는 기존방식을 탈피하여 트랜치 식각기술을 통한 얼라인키를 형성하므로서 미스-얼라인에도 안정적인 사진식각공정이 가능하며, 별도의 박막을 이용하여 키형성시 박막의 손상으로 인한 얼라인의 재현성 저하 및 오차를 최소화할 수 있다.As described above, the photolithography process is stable even in miss-alignment by forming an alignment key through the trench etching technique by breaking the existing method of forming each alignment exposure key in layers and layers, and using a separate thin film. When forming, it is possible to minimize the decrease in the reproducibility of the alignment due to the damage of the thin film and the error.

이상에서와 같이 본 발명에 따르면, 사진식각공정을 이용하여 버퍼용 산화막패턴을 형성하고 열산화공정을 실시한후, 불순물이온 주입공정 및 버퍼용 산화막패턴과 반도체기판을 통한 트랜치 식각공정을 진행하여 얼라인키용 트랜치를 형성하므로서 다음과 같은 이점이 있다.As described above, according to the present invention, after forming a buffer oxide pattern using a photolithography process and performing a thermal oxidation process, an impurity ion implantation process and a trench etching process through a buffer oxide layer pattern and a semiconductor substrate are performed. By forming the inkey trench, it has the following advantages:

첫째, 층과 층에서 각 정렬노광 키을 형성하는 기존방식을 탈피하여 트랜치 식각기술을 통한 얼라인키를 형성하므로서 종래 기술에서 별도의 박막을 이용하여 키형성시 완만한 단차에 의해 박막의 손상으로 얼라인의 재현성 저하 및 오차 발생을 최소화할 수 있다.First, by forming an alignment key through the trench etching technique by breaking the conventional method of forming each alignment exposure key in layers and layers, the alignment is caused by damage of the thin film due to the smooth step in forming the key using a separate thin film in the prior art. It is possible to minimize the reproducibility decrease and the occurrence of errors.

둘째, 초기 공정에서 키형성을 위하여 별도의 박막을 형성하여 진행하게 되는 사진식각 공정을 생략할 수 있다.Second, the photolithography process that proceeds by forming a separate thin film for key formation in the initial process can be omitted.

셋째, 패턴 형성시 진행되는 산화/증착/식각 등의 공정에서도 단차에 대한 경사를 그대로 보존할 수 있어 유용한 얼라인키를 형성할 수 있다.Third, even in processes such as oxidation / deposition / etching performed during pattern formation, the inclination of the step may be preserved as it is, thereby forming a useful alignment key.

Claims (4)

반도체기판상에 버퍼용 산화막과 감광막을 순차적으로 형성하는 공정과;Sequentially forming a buffer oxide film and a photosensitive film on the semiconductor substrate; 노광마스크를 이용한 노광 및 현상공정으로 감광막패턴을 형성하는 공정;Forming a photosensitive film pattern by an exposure and development process using an exposure mask; 상기 감광막패턴을 마스크로 식각선택비차를 이용하여 버퍼용 산화막패턴을 형성하는 공정;Forming an oxide film pattern for a buffer by using an etching selectivity difference using the photosensitive film pattern as a mask; 상기 결과물에서 감광막패턴을 제거한 후 열산화공정을 실시하는 공정;Removing the photoresist pattern from the resultant and then performing a thermal oxidation process; 상기 결과물 전표면에 불순물이온 주입공정을 실시하는 공정; 및Performing an impurity ion implantation process on the entire surface of the resultant product; And 상기 버퍼용산화막패턴과 반도체기판간의 식각선택비차를 이용한 식각공정으로 반도체기판내에 소정부분이 노출되어 단차를 갖는 얼라인키용 트랜치를 형성하는 공정을 포함하는 것을 특징으로 하는 트랜치 식각을 통한 얼라인키 형성방법.Forming an align key through trench etching, wherein the etch process uses an etching selectivity difference between the buffer oxide layer pattern and the semiconductor substrate to form an alignment key trench having a step difference by exposing a predetermined portion in the semiconductor substrate. Way. 제 1 항에 있어서, 상기 감광막패턴과 버퍼용 산화막패턴간의 식각선택비는 상기 감광막패턴이 350 ∼ 550Å/min 정도 이고, 버퍼용 산화막이 70 ∼ 90Å/min 정도인 것을 특징으로 하는 트랜치 식각을 통한 얼라인키 형성방법.The method of claim 1, wherein the etching selectivity between the photoresist pattern and the buffer oxide pattern is about 350 to 550 s / min and the buffer oxide is about 70 to 90 s / min. How to form an alignment key. 제 1 항에 있어서, 상기 불순물이온 주입공정시 5E15 80KeV 의 에너지를 갖는 보론 불순물이온을 3700 ∼4100Å/min 으로 주입하여 반도체기판내에 2400 ∼ 2800Å/min의 단차를 형성하는 것을 특징으로 하는 트랜치 식각을 통한 얼라인키 형성방법.The trench etching method according to claim 1, wherein boron impurity ions having an energy of 5E15 80KeV are implanted at 3700-4100 kW / min in the impurity ion implantation process to form a step of 2400-2800 kW / min in the semiconductor substrate. Formation method of alignment key through. 제 1 항에 있어서, 상기 트랜치의 식각조건은 " 압력이 200 ∼ 400 mTorr, 양극과 음극간의 갭(gap)이 0.5 ∼ 2.5 cm, 고주파 파워가 60 ∼ 80 watt, O2가스가 50 ∼ 250 sccm, SF6가스가 50 ∼ 250 sccm " 인 조건에서 실시하는 것을 특징으로 하는 트랜치 식각을 통한 얼라인키 형성방법.According to claim 1, The etching conditions of the trench is "pressure 200 ~ 400 mTorr, the gap (gap) between the anode and the cathode 0.5 ~ 2.5 cm, high frequency power 60 ~ 80 watt, O 2 gas 50 ~ 250 sccm And forming an alignment key through trench etching, wherein the SF 6 gas is carried out under a condition of 50 to 250 sccm ".
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* Cited by examiner, † Cited by third party
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