KR20010027172A - Method of forming patterns in semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 포토레지스트 마스크를 사용하여 식각 로딩 효과(etch loading effect)를 개선할 수 있는 반도체 장치의 패턴 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a pattern formation method of a semiconductor device capable of improving an etch loading effect by using a photoresist mask.
집적 회로의 제조는 실리콘 기판의 소 영역들 내에 불순물들을 주입하는 공정과, 이 영역들을 상호 연결하여 회로 구성물들을 형성하는 공정을 요구한다. 이러한 영역들을 정의하는 패턴들은 사진 공정에 의해 형성된다.Fabrication of integrated circuits requires implanting impurities into small regions of the silicon substrate and interconnecting the regions to form circuit components. Patterns defining these areas are formed by a photographic process.
도 1 및 도 2는 포토레지스트 마스크를 이용하여 게이트 전극 패턴을 형성하는 종래 방법을 설명하기 위한 단면도들이다.1 and 2 are cross-sectional views illustrating a conventional method of forming a gate electrode pattern using a photoresist mask.
도 1을 참조하면, 반도체 기판(10)의 상부에 게이트 산화막층(12)을 성장시킨 후, 그 상부에 폴리실리콘층(14) 및 텅스텐 실리사이드층(16)을 순차적으로 적층한다.Referring to FIG. 1, after the gate oxide layer 12 is grown on the semiconductor substrate 10, the polysilicon layer 14 and the tungsten silicide layer 16 are sequentially stacked thereon.
이어서, 텅스텐 실리사이드층(16)의 상부에 포토레지스트를 스핀 코팅한 후, 코팅된 포토레지스트층으로부터 용매를 제거하고, 포토레지스트층의 접착력을 향상시키며, 스핀 공정시 전단 응력(shear force)에 의해 야기된 스트레스를 어닐링시키기 위한 소프트-베이크(soft-bake)를 실시한다.Subsequently, after spin coating the photoresist on the tungsten silicide layer 16, the solvent is removed from the coated photoresist layer, the adhesion of the photoresist layer is improved, and the shear stress is applied during the spin process. Soft-bake is performed to anneal the stresses caused.
이어서, 자외선, 전자-빔 또는 X-선과 같은 광선의 조사에 의해 포토레지스트층을 선택적으로 노광시킨 후, 현상 공정을 통해 게이트 전극이 형성될 영역을 정의하도록 포토레지스트 패턴(18)을 형성한다. 여기서, 노광시 광원으로 심자외선(deep UV)를 사용할 경우에는 포스트-노광 베이크(post-exposure bake)를 선택적으로 실시한다.Subsequently, after the photoresist layer is selectively exposed by irradiation of light such as ultraviolet rays, electron-beams or X-rays, the photoresist pattern 18 is formed to define a region in which the gate electrode is to be formed through a developing process. Here, when deep UV is used as the light source during exposure, a post-exposure bake is selectively performed.
이어서, 용매 잔류물을 제거하고 포토레지스트층의 식각 내성을 증가시키기 위한 하드-베이크(hard-bake)를 실시한다. 계속해서, 포토레지스트 패턴(18)을 식각 마스크로 이용하여 텅스텐 실리사이드층(16) 및 폴리실리콘층(14)을 식각함으로써 폴리사이드 구조의 게이트 전극(20)을 형성한 후, 에싱 및 스트립 방법으로 포토레지스트 패턴(18)을 제거한다.Subsequently, a hard-bake is performed to remove the solvent residue and to increase the etching resistance of the photoresist layer. Subsequently, the tungsten silicide layer 16 and the polysilicon layer 14 are etched using the photoresist pattern 18 as an etching mask to form a gate electrode 20 having a polyside structure, and then ashing and stripping methods are performed. The photoresist pattern 18 is removed.
상술한 종래 방법에 의하면, 포토레지스트 패턴을 마스크로 이용하여 패터닝하고자 할 층을 식각할 때 포토레지스트가 손실되어 식각 후 포토레지스트 패턴의 숄더(shoulder) 부위가 둥글게 되는 현상이 발생한다. 이에 따라, 최종적으로 얻어지는 패턴 하부의 식각후 임계치수(After cleaning inspection Critical dimension; 이하 "ACI CD"라 한다)가 커지는 문제가 나타난다. 또한, 패턴 밀도가 다른 영역들이 많을 경우에는 식각 로딩 효과에 의해 이러한 패턴 하부의 ACI CD 편차가 더욱 커지게 된다. 식각 로딩 효과란 서브-마이크론급 이하의 반도체 공정에서 빈번하게 사용되는 용어로서, 밀집된 패턴 부위와 덜 밀집된 패턴 부위에서 건식 식각을 행할 때 플라즈마 상태의 에천트와 식각될 부위의 반응 생성물의 증기압이 밀집된 패턴 부위에서 현저하게 떨어짐으로써 식각 균일성을 악화시키는 현상을 의미한다.According to the conventional method described above, when the layer to be patterned is etched by using the photoresist pattern as a mask, photoresist is lost and the shoulder portion of the photoresist pattern is rounded after etching. As a result, a problem arises in that an after cleaning inspection critical dimension (hereinafter, referred to as "ACI CD") of the lower part of the pattern finally obtained becomes large. In addition, when there are many regions having different pattern densities, the ACI CD deviation under the pattern becomes larger due to the etching loading effect. Etch loading effect is a term that is frequently used in sub-micron-level semiconductor processes. When dry etching is performed on dense and less dense pattern portions, the etching pressure of plasma and the reaction product of the reaction product at the portion to be etched are concentrated. It means a phenomenon that deteriorates the etching uniformity by remarkably falling off the pattern portion.
특히, 서로 다른 패턴 밀도를 갖는 공정에서 동일 레티클을 사용시 조밀한 부위의 ACI CD와 조밀하지 않은 부위의 ACI CD의 차이가 커지게 되므로, 모든 부위를 만족하는 식각 레시피(recipe)를 만드는 것이 불가능해진다.In particular, when the same reticle is used in a process having a different pattern density, the difference between the ACI CD of the dense part and the ACI CD of the less dense part becomes larger, making it impossible to produce an etching recipe that satisfies all parts. .
또한, 포토레지스트의 두께가 높은 마스크를 사용할 경우에는 포토레지스트의 쓰러짐이 발생할 수 있으며, 후속하는 이온주입 공정시 높은 아웃-개싱(out-gassing)에 의해 도판트의 도즈량이 변하거나 설비의 진공 저하가 일어날 수 있다.In addition, when a mask having a high thickness of the photoresist is used, the photoresist may collapse, and the dopant dose of the dopant may change due to high out-gassing during the subsequent ion implantation process or the vacuum of the equipment may be reduced. Can happen.
따라서, 이러한 문제들을 해결하기 위하여 산화막 계열의 하드 마스크를 사용하는 방법이 개발되었다.Therefore, in order to solve these problems, a method of using an oxide-based hard mask has been developed.
도 3 및 도 4는 하드 마스크를 이용하여 게이트 전극 패턴을 형성하는 종래 방법을 설명하기 위한 단면도들이다.3 and 4 are cross-sectional views illustrating a conventional method of forming a gate electrode pattern using a hard mask.
도 3을 참조하면, 반도체 기판(50)의 상부에 게이트 산화막층(52)을 성장시킨 후, 그 상부에 폴리실리콘층(54), 텅스텐 실리사이드층(56) 및 산화막 계열의 하드 마스크층(58)을 순차적으로 적층한다.Referring to FIG. 3, after the gate oxide layer 52 is grown on the semiconductor substrate 50, the polysilicon layer 54, the tungsten silicide layer 56, and the oxide film-based hard mask layer 58 are formed thereon. ) Are stacked sequentially.
이어서, 산화막층(58)의 상부에 통상의 사진 공정에 의해 포토레지스트 패턴(60)을 형성한 후, 포토레지스트 패턴(60)을 식각 마스크로 이용하여 하드 마스크층(58)을 식각한다.Subsequently, after the photoresist pattern 60 is formed on the oxide film layer 58 by a normal photolithography process, the hard mask layer 58 is etched using the photoresist pattern 60 as an etching mask.
도 4를 참조하면, 포토레지스트 패턴(60)을 에싱 및 스트립 방법으로 제거한다. 이어서, 하드 마스크층(58)을 식각 마스크로 사용하여 텅스텐 실리사이드층(56) 및 폴리실리콘층(54)을 식각함으로써 폴리사이드 구조의 게이트 전극(60)을 형성한다.Referring to FIG. 4, the photoresist pattern 60 is removed by an ashing and stripping method. Subsequently, the tungsten silicide layer 56 and the polysilicon layer 54 are etched using the hard mask layer 58 as an etching mask to form the gate electrode 60 of the polyside structure.
상술한 바와 같이 하드 마스크를 사용하는 종래 방법에 의하면, 포토레지스트 마스크를 사용하는 방법에 비해 하드 마스크층의 증착 단계 및 하드 마스크층의 패터닝 단계가 더 추가되므로 공정이 복잡해지는 단점이 있다.As described above, the conventional method using the hard mask has a disadvantage in that the process is complicated since the deposition of the hard mask layer and the patterning of the hard mask layer are further added as compared to the method using the photoresist mask.
따라서, 본 발명의 목적은 포토레지스트 마스크를 사용하여 식각 로딩 효과를 개선할 수 있는 반도체 장치의 패턴 형성방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a method of forming a pattern of a semiconductor device which can improve the etching loading effect by using a photoresist mask.
도 1 및 도 2는 포토레지스트 마스크를 이용하여 패턴을 형성하는 종래 방법을 설명하기 위한 단면도들이다.1 and 2 are cross-sectional views illustrating a conventional method of forming a pattern using a photoresist mask.
도 3 및 도 4는 하드 마스크를 이용하여 패턴을 형성하는 종래 방법을 설명하기 위한 단면도들이다.3 and 4 are cross-sectional views illustrating a conventional method of forming a pattern using a hard mask.
도 5 내지 도 7은 본 발명에 의한 반도체 장치의 패턴 형성방법을 설명하기 위한 단면도들이다.5 to 7 are cross-sectional views illustrating a method of forming a pattern of a semiconductor device according to the present invention.
＜도면의 주요 부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>
100 : 반도체 기판 102 : 게이트 산화막층100 semiconductor substrate 102 gate oxide layer
104 : 폴리실리콘층 106 : 텅스텐 실리사이드층104: polysilicon layer 106: tungsten silicide layer
108 : 포토레지스트 패턴 112 : 불순물 영역108 photoresist pattern 112 impurity region
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 패터닝하고자 할 층을 형성하는 단계; 상기 패터닝하고자 할 층의 상부에 포토레지스트층을 도포하는 단계; 상기 포토레지스트층을 노광 및 현상하여 패턴을 형성할 영역을 정의하도록 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴이 형성된 결과물에 불순물을 이온주입하여 상기 포토레지스트 패턴을 경화시키는 단계; 상기 포토레지스트 패턴을 마스크로 이용하여 상기 패터닝하고자 할 층을 식각하는 단계; 그리고 상기 포토레지스트 패턴을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.In order to achieve the above object, the present invention, forming a layer to be patterned on top of the semiconductor substrate; Applying a photoresist layer on top of the layer to be patterned; Exposing and developing the photoresist layer to form a photoresist pattern to define a region to form a pattern; Curing the photoresist pattern by ion implanting impurities into a resultant in which the photoresist pattern is formed; Etching the layer to be patterned using the photoresist pattern as a mask; And it provides a method for manufacturing a semiconductor device comprising the step of removing the photoresist pattern.
바람직하게는, 불순물은 불활성 이온이다.Preferably, the impurity is an inert ion.
바람직하게는, 포토레지스트 패턴의 두께에 따라 불순물 이온주입의 도판트 종류, 에너지, 도즈량 또는 경사 각도를 조절한다.Preferably, the dopant type, energy, dose amount or inclination angle of impurity ion implantation is adjusted according to the thickness of the photoresist pattern.
상술한 바와 같이 본 발명에 의하면, 불순물의 이온주입에 의해 포토레지스트 패턴을 경화시킨 후 하지층을 식각하여 원하는 패턴을 형성한다. 따라서, 하지층의 식각 동안 포토레지스트 패턴의 손실이 발생하지 않으므로, 식각 로딩 효과를 최소화할 수 있다.As described above, according to the present invention, after curing the photoresist pattern by ion implantation of impurities, the underlying layer is etched to form a desired pattern. Therefore, since the loss of the photoresist pattern does not occur during the etching of the underlying layer, the etching loading effect can be minimized.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 5 내지 도 7은 본 발명에 의한 반도체 장치의 패턴 형성방법을 설명하기 위한 단면도들로서, 게이트 전극을 형성하는 경우를 예시한다.5 to 7 are cross-sectional views illustrating a method for forming a pattern of a semiconductor device according to the present invention and illustrate a case of forming a gate electrode.
도 5를 참조하면, 통상의 소자분리 공정에 의해 액티브 영역 및 필드 영역으로 구분되어진 반도체 기판(100)의 상부에 열산화 공정을 통해 게이트 산화막층(102)을 형성한다.Referring to FIG. 5, the gate oxide layer 102 is formed on the upper surface of the semiconductor substrate 100 divided into the active region and the field region by a conventional device isolation process through a thermal oxidation process.
게이트 산화막층(102)의 상부에 저압 화학 기상 증착 방법으로 폴리실리콘층(104)을 증착하고 통상의 도핑 방법, 예컨대 확산 방법, 이온주입 방법 또는 인-시튜 도핑 방법에 의해 폴리실리콘층(104)을 고농도의 불순물로 도핑시킨다.The polysilicon layer 104 is deposited on the gate oxide layer 102 by a low pressure chemical vapor deposition method and the polysilicon layer 104 by a conventional doping method, such as a diffusion method, an ion implantation method or an in-situ doping method. Is doped with a high concentration of impurities.
이어서, 폴리실리콘층(104)의 상부에 저압 화학 기상 증착 방법으로 텅스텐 실리사이드층(106)을 증착한다. 텅스텐 실리사이드층(106)의 상부에 포토레지스트를 스핀-코팅한 후, 코팅된 포토레지스트층으로부터 용매를 제거하고, 포토레지스트층의 접착력을 향상시키며, 스핀 공정시 전단 응력에 의해 야기된 스트레스를 어닐링시키기 위한 소프트-베이크를 실시한다.Next, a tungsten silicide layer 106 is deposited on the polysilicon layer 104 by a low pressure chemical vapor deposition method. After spin-coating the photoresist on top of the tungsten silicide layer 106, the solvent is removed from the coated photoresist layer, the adhesion of the photoresist layer is improved, and the stress caused by the shear stress during the spin process is annealed. Soft-baking is carried out.
이어서, 자외선, 전자-빔 또는 X-선과 같은 광선의 조사에 의해 포토레지스트층을 선택적으로 노광시킨 후, 현상 공정을 통해 게이트 전극이 형성될 영역을 정의하도록 포토레지스트 패턴(108)을 형성한다. 여기서, 노광시 광원으로 심자외선을 사용할 경우에는 포스트-노광 베이크를 선택적으로 실시한다.Subsequently, after the photoresist layer is selectively exposed by irradiation of light such as ultraviolet rays, electron-beams, or X-rays, a photoresist pattern 108 is formed to define a region where a gate electrode is to be formed through a developing process. Here, in the case of using deep ultraviolet light as a light source during exposure, post-exposure bake is selectively performed.
이어서, 용매 잔류물을 제거하고 포토레지스트층의 식각 내성을 증가시키기 위한 하드-베이크를 실시한 후, 하지층의 전기적 성질에 영향을 미치지 않는 불순물, 바람직하게는 질소(N2)나 아르곤과 같은 불활성 원자(또는 분자)를 이온주입하여 포토레지스트 패턴(108)의 표면을 경화시킨다. 바람직하게는, 포토레지스트 패턴(108)의 두께에 따라 이온주입의 도판트 종류, 에너지, 도즈량 또는 경사 각도를 조절한다.Subsequently, after hard-baking to remove solvent residues and increase the etching resistance of the photoresist layer, impurities which do not affect the electrical properties of the underlying layer, preferably inert such as nitrogen (N 2 ) or argon Atoms (or molecules) are ion implanted to cure the surface of the photoresist pattern 108. Preferably, the dopant type, energy, dose amount, or inclination angle of ion implantation are adjusted according to the thickness of the photoresist pattern 108.
도 6을 참조하면, 포토레지스트 패턴(108)을 식각 마스크로 이용하여 텅스텐 실리사이드층(106) 및 폴리실리콘층(104)을 식각함으로써 폴리사이드 구조의 게이트 전극(114)을 형성한다. 상기 식각 공정시, 포토레지스트 패턴(108)이 불순물 이온주입에 의해 경화되었으므로 포토레지스트 패턴(108)의 상부가 손실되는 문제가 발생하지 않는다. 따라서, 숄더 부위의 둥글어짐 없이 원하는 게이트 전극 패턴을 형성할 수 있다.Referring to FIG. 6, the tungsten silicide layer 106 and the polysilicon layer 104 are etched using the photoresist pattern 108 as an etching mask to form a gate electrode 114 having a polyside structure. During the etching process, since the photoresist pattern 108 is cured by impurity ion implantation, there is no problem in that the upper portion of the photoresist pattern 108 is lost. Therefore, the desired gate electrode pattern can be formed without rounding of the shoulder portion.
여기서, 참조 부호 112는 포토레지스트 패턴(108)에 이온주입된 불순물 영역을 나타낸다.Here, reference numeral 112 denotes an impurity region implanted into the photoresist pattern 108.
도 7을 참조하면, 에싱 및 스트립 방법으로 포토레지스트 패턴(108)을 제거한다. 그 결과, 서로 다른 스페이스(A, B, C, D)를 갖는 영역, 즉 패턴 밀도가 다른 영역들에서 게이트 전극(114)들의 ACI CD 차이가 최소화된다.Referring to FIG. 7, the photoresist pattern 108 is removed by an ashing and stripping method. As a result, the ACI CD difference between the gate electrodes 114 is minimized in regions having different spaces A, B, C, and D, that is, regions having different pattern densities.
상술한 바와 같이 본 발명에 의하면, 불순물의 이온주입에 의해 포토레지스트 패턴을 경화시킨 후 하지층을 식각하여 원하는 패턴을 형성한다. 따라서, 하지층의 식각 동안 포토레지스트 패턴의 손실이 발생하지 않으므로, 식각 로딩 효과를 최소화할 수 있다.As described above, according to the present invention, after curing the photoresist pattern by ion implantation of impurities, the underlying layer is etched to form a desired pattern. Therefore, since the loss of the photoresist pattern does not occur during the etching of the underlying layer, the etching loading effect can be minimized.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.
Claims (3)
Priority Applications (1)
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|---|---|---|---|
| KR1019990038771A KR20010027172A (en) | 1999-09-10 | 1999-09-10 | Method of forming patterns in semiconductor device |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019990038771A KR20010027172A (en) | 1999-09-10 | 1999-09-10 | Method of forming patterns in semiconductor device |
Publications (1)
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| KR20010027172A true KR20010027172A (en) | 2001-04-06 |
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Family Applications (1)
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|---|---|---|---|
| KR1019990038771A KR20010027172A (en) | 1999-09-10 | 1999-09-10 | Method of forming patterns in semiconductor device |
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|---|---|
| KR (1) | KR20010027172A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030038370A (en) * | 2001-11-02 | 2003-05-16 | 미쓰비시덴키 가부시키가이샤 | Resist pattern hardening method |
| KR100551071B1 (en) * | 2001-11-12 | 2006-02-10 | 주식회사 하이닉스반도체 | Method for fabrication of semiconductor device |
| US8597530B2 (en) | 2009-11-05 | 2013-12-03 | SK Hynix Inc. | Method of forming semiconductor device |
-
1999
- 1999-09-10 KR KR1019990038771A patent/KR20010027172A/en not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030038370A (en) * | 2001-11-02 | 2003-05-16 | 미쓰비시덴키 가부시키가이샤 | Resist pattern hardening method |
| KR100551071B1 (en) * | 2001-11-12 | 2006-02-10 | 주식회사 하이닉스반도체 | Method for fabrication of semiconductor device |
| US8597530B2 (en) | 2009-11-05 | 2013-12-03 | SK Hynix Inc. | Method of forming semiconductor device |
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