KR20000005325U - 플립플롭을 이용한 데이터 저장 및 출력 회로 - Google Patents

Abstract

본 고안은 플립플롭을 이용한 데이터 저장 및 출력 회로에 관한 것으로, CPU로부터 인가되는 어드레스 신호를 다중화하는 멀티플렉서와, 상기 멀티플렉서로부터 출력되는 데이터를 각각 입력받고, 인가되는 클럭에 응답하여 상기 입력되는 데이터를 출력하는 다수의 플립플롭으로 구성된다. 따라서, 본 고안은 플립플롭의 메모리 기능을 이용하여 간단한 레지스터를 구현할 수 있다.

Description

플립플롭을 이용한 데이터 저장 및 출력 회로

본 고안은 데이터 저장 및 출력 회로에 관한 것으로, 특히 플립플롭을 이용하여 데이터를 저장 및 출력하는 회로에 관한 것이다.

일반적으로 CPU가 제어하는 디지털 회로에서 CPU 자체 레지스터와 램외에 하드웨어적으로 데이터를 저장하고 출력시키는 회로가 필요할때가 있다. 또한, 디지털 회로에서는 소프트웨어에서 저장한 데이터를 하드웨어 신호로 읽어 특정 디바이스나 회로의 제어에 이용할때가 있다.

게다가, 이러한 CPU의 자체 레지스터와 램 또는 롬과 같은 메모리는 간단한 하드웨어적인 신호를 제어하기에는 부적합하다. 그리고, CPU의 자체 레지스터나 램, 롬과 같은 메모리는 펄스 단위의 타이밍이 요구되는 전기적인 신호의 제어에는 사용되어질수 없다.

따라서, 본 고안의 목적은 플립플롭의 메모리 기능을 이용하여 데이터를 저장 및 출력하는 회로를 제공함에 있다.

본 고안의 다른 목적은 펄스 단위의 타이밍이 요구되는 전기적인 신호를 제어하는 회로를 제공함에 있다.

이러한 목적들을 달성하기 위한 본 고안은 CPU로부터 인가되는 어드레스 신호를 다중화하는 멀티플렉서와, 상기 멀티플렉서로부터 출력되는 데이터를 각각 입력받고, 인가되는 클럭에 응답하여 상기 입력되는 데이터를 출력하는 다수의 플립플롭들로 구성되는 것을 특징으로 한다.

도 1은 본 고안이 적용되는 디플립플롭을 나타내는 도면.

도 2는 도 1에 도시된 디플립플롭의 타이밍도.

도 3은 본 고안의 실시예에 따른 플립플롭을 이용한 데이터 저장 및 출력 회로의 구성도.

이하 본 고안의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기 설명 및 첨부 도면에서 구체적인 회로도와 같은 많은 특정 상세들이 본 고안의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들없이 본 고안이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진자에게 자명할 것이다. 그리고 본 고안의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.

도 1은 본 고안이 적용되는 디플립플롭(D-type Flip Flop)을 나타내는 도면이다.

도 1을 참조하여 본 고안이 적용되는 디플립플롭의 동작을 설명한다. 디플립플롭100은 입력단자(D)로 입력되는 데이터를 저장하고, 클럭단자(CLK)로 인가되는 출력 래치 인에이블 신호에 응답하여 상기 입력된 데이터를 출력단자(Q)로 출력한다. 그리고, 디플립플롭100은 클리어단자(CLRN)로 액티브 로우인 신호가 인가됨에 따라 초기값이 '0'으로 설정되지만, 프리셋단자(PRN)로 액티브 로우인 신호를 인가하여 초기값을 '1'로 설정할 수도 있다.

도 2는 도 1에 도시된 디플립플롭에 관련된 신호의 타이밍도이다.

도 1 및 도 2를 참조하면, 210신호는 디플립플롭100의 클리어단자(CLRN)로 인가되는 액티브 로우 상태하에 동작하는 리셋 신호(/RST)이다. 220신호는 디플립플롭100의 입력단자(D)로 입력되는 데이터(A)를 나타내는 신호이다. 230신호는 디플립플롭100의 클럭단자(CLK)로 인가되는 래치 인에이블(latch enable) 신호(B)이다. 240신호는 디플립플롭100의 출력단자(Q)로 출력되는 데이터(Q)를 나타내는 신호이다.

도 1 및 도 2를 참조하여 본 고안이 적용되는 디플립플롭의 동작을 설명한다.

먼저, T1시점에서 디플립플롭100은 액티브 로우 신호를 클리어단자(CLRN)로 인가받으면, 리셋되므로 초기화되어 로우 신호를 출력단자(Q)로 출력한다.

다음으로, T1시점과 T2시점 사이에서 디플립플롭100은 하이 신호를 입력단자(D)로 입력받더라도 입력된 데이터를 저장만하고, 계속해서 초기값인 로우 신호를 출력단(Q)으로 출력한다.

그 다음으로, T2시점에서 디플립플롭100은 클럭단자(CLK)로 인가되는 펄스가 라이징 에지(ring edge)이므로 이전에 입력단자(D)로 입력되어 저장된 하이 신호를 출력한다.

그 다음으로, T2시점과 T3시점 사이에서 디플립플롭100은 로우 신호를 입력단자(D)로 입력받지만, 이전에 저장된 하이 신호를 계속 출력단자(Q)로 출력한다. T3시점에서 디플립플롭100은 다시 클럭단자(CLK)로 인가되는 펄스가 라이징 에지(ring edge)이므로 이전에 입력단자(D)로 입력된 로우 신호를 출력단자(Q)로 출력한다.

도 3은 본 고안의 실시예에 따른 디플립플롭을 이용한 데이터 저장 및 출력 회로의 구성을 나타낸다.

도 3을 참조하여 본 고안의 실시예에 따른 디플립플롭을 이용한 데이터 저장 및 출력 회로의 동작을 설명한다. 멀티플렉서300은 CPU(도면상에 도시되어 있지 않음)로부터 어드레스 신호(A0∼A2)를 셀렉터단자(S0∼S2)로 각각 인가받고, 입력단자로 데이터를 입력받아 멀티플렉싱한 결과를 각 출력단자(Q1∼Q8)로 출력한다. 즉, 멀티플렉서300은 인가되는 어드레스 신호에 따라 입력된 데이터를 특정 디플립플롭으로 출력한다. 디플립플롭310∼380은 멀티플렉서300의 각기 다른 출력단자(Q1∼Q8)와 각기 입력단자(D)가 연결되어 데이터를 입력받아 저장하고, 클럭단자로 래치 인에이블 신호가 인가되면, 상기 저장된 데이터를 출력단자(Q)로 출력한다.

상술한 바와 같이 본 고안은 플립플롭을 이용하여 간단하고 성능도 확실한 신호 제어용 레지스터를 구현할 수 있는 이점이 있다.

Claims (1)

1. 데이터 저장 및 출력 회로에 있어서,

   CPU로부터 인가되는 어드레스 신호를 멀티플렉싱하여 입력되는 데이터를 지정된 출력단자로 출력하는 멀티플렉서와,

   상기 멀티플렉서로부터 출력되는 각기 다른 데이터를 입력받고, 인가되는 클럭에 응답하여 상기 입력되는 데이터를 출력하는 다수의 플립플롭들로 구성되는 것을 특징으로 하는 회로.