KR20000004594A - Method to detect labelling error utilizing duplication error detection vernier - Google Patents

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KR20000004594A
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권원택
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Abstract

PURPOSE: A method to detect a labelling error is provided to conveniently and precisely detect a labelling error utilizing a duplication error detection vernier. CONSTITUTION: According to the method, a parent vernier(2), a first offspring vernier(3) and a second offspring vernier(4) are formed at corner area of each chip(1). The parent vernier(2), first offspring vernier(3) and second offspring vernier(4) are collected and combined when an exposure procedure is performed to a wafer. And then, focuses at right lower area and left lower area are measured by the parent vernier(2) and the first offspring vernier(3), so that a left/right labelling of X-axis of the chip(1) is measured. Also, focuses at right lower area and right upper area are measured by the parent vernier(2) and the second offspring vernier(4), so that an upper/lower labelling of Y-axis of the chip(1) is measured.

Description

중첩오차 검출버어니어를 이용한 레벨링에러 검사방법Leveling error inspection method using overlap error detection vernier

본 발명은 반도체 리소그래피 공정에서 포커스 차이에 따른 패턴 프로파일의 슬로프 변형을 검사하는 방법에 관한 것으로, 특히 소정의 어미버어니어와 아들 버어니어 패턴을 형성하고, 이들 버어니어의 중첩오차를 측정하므로서 레벨링의 에러를 간단히 검출하여 보정할 수 있는 중첩오차 검출버어니어를 이용한 레벨링에러 검사방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for inspecting slope deformation of a pattern profile according to a focus difference in a semiconductor lithography process. In particular, a predetermined mother and son vernier pattern is formed, and the overlapping error of these vernier is measured to determine the leveling. The present invention relates to a leveling error inspection method using an overlapping error detection vernier that can easily detect and correct an error.

일반적으로, 반도체 리소그래피 공정을 수행함에 있어서, 스텝퍼장비에서 노광 및 얼라인공정을 수행하는 경우, 웨이퍼의 노광면이 휘어짐이나 비틀림이 발생하면 포커스차가 발생하여 패턴의 불량을 초래하기 때문에 웨이퍼 노광면의 수평을 조절후 노광공정을 수행하고 있다. 여기서, 노광면 수평조절방법은 필드면에 대한 평균적인 경사를 측정하고, 그 값에 따라 웨이퍼노광면의 평균적인 경사를 측정하게 된다.In general, in performing the lithography process, when the exposure and alignment processes are performed in the stepper device, if the exposure surface of the wafer is bent or twisted, a difference in focus may occur and cause a defect in the pattern of the wafer exposure surface. The exposure process is performed after adjusting the level. Here, in the exposure surface horizontal adjustment method, the average inclination of the field surface is measured, and the average inclination of the wafer exposure surface is measured according to the value.

그러나, 근래에 들어와서 칩사이즈의 크기가 점점 커지는 추세에 있고, 이에따라 실제로 레벨링 에러에 의해 많은 웨이퍼들이 재정렬 또는 재작업을 실시하고 있을 뿐만 아니라, 레벨링 에러는 더욱 취약해져 제품의 생산수율이 저하되는 문제점이 있었다.However, in recent years, the size of the chip is gradually increasing, and as a result, many wafers are realigned or reworked by the leveling error, and the leveling error is more vulnerable, resulting in a lower production yield. There was a problem.

상기 레벨링 에러는 도1a에 도시된 바와 같이, 웨이퍼의 수평면이 경사진 경우, 렌즈(21)와 웨이퍼(22)사이의 포커스차에 의해 레벨링 에러가 발생된다.As shown in FIG. 1A, the leveling error is caused by a focus difference between the lens 21 and the wafer 22 when the horizontal plane of the wafer is inclined.

이러한 레빌링 에러의 보정에 대하여 종래에는 도1b에 도시된 바와 같이 칩(23)의 최외각 4곳 구석의 패턴 프로파일을 육안으로 비교하여 레벨링 에러 유무를 판정하고 보정을 실시하였다. 그러나, 이러한 육안에 의한 레벨링 에러 보정방법은 작업자마다 시각차가 있기 때문에 객관적이지 못하고 비합리적으로 이루어져 패턴의 불량을 다량 발생시키는 문제점이 있었다.As for the correction of the rebalancing error, as shown in FIG. 1B, the pattern profile of the four outermost corners of the chip 23 is visually compared to determine whether there is a leveling error, and the correction is performed. However, the leveling error correction method using the naked eye has a problem in that a large amount of defective pattern is generated because it is not objectively and irrationally because there is a visual difference for each worker.

따라서, 본 발명은 상기의 제반 문제점을 해결하기 위하여 안출된 것으로서, 포커스의 차이가 발생됨에 따라 "-,+"포커스에서의 감광막 프로파일 슬로프가 변하고, 이에따라 중첩오차가 발생되는 점을 이용하여 중첩오차 버어니어를 필드의 최외곽 4곳 구석이 만나는 영역에 삽입시켜 신뢰성있게 레벨링을 검사하고 보정하는 중첩오차 검출버어니어를 이용한 레벨링에러 검사방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, and as the difference in focus occurs, the photoresist profile slope at the "-, +" focus changes, whereby an overlapping error is generated. The purpose of the present invention is to provide a leveling error inspection method using an overlapping error detection vernier that inserts a vernier into an area where four outermost corners of a field meet to reliably inspect and correct the leveling.

도1a 및 도1b는 종래기술에 따른 육안에 의한 레벨링 에러측정방법을 나타낸 개략도.1A and 1B are schematic diagrams showing a leveling error measuring method by visual observation according to the prior art;

도2a 및 도2b는 본 발명을 수행하기 위한 포커스의 차에 따른 프로파일 슬로프를 나타낸 특성도.2A and 2B are characteristic views showing profile slopes according to differences in focus for carrying out the present invention.

도3a 및 도3b는 상기 도2a 및 도2b의 특성을 이용하여 포커스의 차에 의한 중첩오차를 측정하여 레벨링을 검사하는 방법을 나타낸 개념도.3A and 3B are conceptual views illustrating a method of checking leveling by measuring overlapping errors due to differences in focus using the characteristics of FIGS. 2A and 2B.

도4a 및 도4b는 본 발명의 요부인 중첩오차 검출버어니어를 이용한 레벨링에러 검사방법을 나타낸 구성도.Figures 4a and 4b is a block diagram showing a leveling error inspection method using the overlap error detection vernier which is the main part of the present invention.

도5는 본 발명의 요부인 어미버어니어 및 아들 버어니어의 형상을 나타낸 개략도.Figure 5 is a schematic diagram showing the shapes of the mother vernier and son vernier of the main parts of the present invention.

도6은 본 발명에 의한 중첩오차 검출버어니어를 이용한 레벨링에러 검사방법을 이용하여 레벨링에러를 검사하는 일예시도.Figure 6 is an example of checking the leveling error by using a leveling error inspection method using the overlapping error detection vernier according to the present invention.

*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 칩 2 : 어미 버어니어1: chip 2: mother vernier

3, 4 : 제1 및 제2 아들 버어니어 11 : 감광막 프로파일3, 4: first and second son vernier 11: photosensitive film profile

상기 목적을 달성하기 위하여 본 발명은, 각 칩의 3곳의 모서리중 한 영역에 어미 버어니어를 형성하고, 나머지 두부분의 영역에는 제1 및 제2 아들 버어니어를 형성하는 제1 단계; 웨이퍼의 노광시 각 칩의 스크라이브 라인의 최외곽 4곳 모서리가 만나는 공통영역에 어미 버어니어와 제1 및 제2 아들 버어니어를 집합시키는 제2 단계; 상기 공통 스크라이브 라인 영역에서 어미 버어니어를 칩의 오른쪽 하부에 삽입시키고, 제1 아들 버어니어는 칩의 왼쪽 하부에 삽입하고, 제2 아들버어니어는 칩의 오른쪽 상부에 삽입하는 제3 단계; 상기 칩의 오른쪽 하부에서 형성되는 어미 버어니어에 의한 오른쪽 하부 포커스를 측정하고, 상기 칩의 왼쪽 하부에서 형성되는 제1 아들 버어니어에 의한 왼쪽 하부의 포커스를 측정하여 이들 두 버어니어의 중첩오차로 칩의 X축 좌/우 레벨링을 측정하는 제4 단계; 및 상기 칩의 오른쪽 하부에서 형성되는 어미 버어니어에 의한 오른쪽 하부의 포커스를 측정하고, 상기 칩의 오른쪽 상부에서 형성되는 제2 아들 버어니어에 의한 오른쪽 상부의 포커스를 측정하여 이들 두 버어니어의 중첩오차로 칩의 Y축 상/하 레벨링을 측정하는 제5 단계를 포함하는 중첩오차 검출버어니어를 이용한 레벨링에러 검사방법을 제공한다.In order to achieve the above object, the present invention, the first step of forming a mother vernier in one of the three corners of each chip, the first and second son vernier in the remaining two areas; A second step of assembling the mother vernier and the first and second son verniers in a common area where the outermost four corners of the scribe line of each chip meet during the exposure of the wafer; Inserting a mother vernier into the lower right side of the chip in the common scribe line region, inserting a first son vernier into the lower left side of the chip, and inserting a second son vernier into the upper right side of the chip; The lower right focus is measured by the mother vernier formed at the lower right of the chip, and the lower left focus is measured by the first son vernier formed at the lower left of the chip. A fourth step of measuring X-axis left / right leveling of the chip; And measuring the focus of the lower right side by the mother vernier formed on the lower right side of the chip, and measuring the focus of the upper right side by the second son vernier formed on the upper right side of the chip to overlap these two verniers. Provided is a leveling error inspection method using an overlapping error detection vernier including a fifth step of measuring a Y-axis up / down leveling of a chip due to an error.

이하, 첨부된 도2 이하의 도면을 참조하여 본 발명의 실시예를 설명하면 다음과 같다.Hereinafter, an embodiment of the present invention will be described with reference to the accompanying drawings of FIG. 2.

본 발명에 의한 중첩오차 검출버어니어를 이용한 레벨링에러 검사방법은 웨이퍼 노광시 렌즈와 웨이퍼의 포커스 거리차를 신뢰성있게 측정하여 간단히 보정할 수 있도록 구현한 것으로, 먼저 도2 및 도3을 참조하여 레벨링 에러 검사에 따른 개념을 간단히 설명하면 다음과 같다.The leveling error inspection method using the overlap error detection vernier according to the present invention is implemented to reliably measure the focal length difference between the lens and the wafer when the wafer is exposed, and to easily correct the leveling error. The concept of error checking is briefly described as follows.

상기 렌즈와 웨이퍼의 포커스차에 의한 감광막 프로파일 슬로프가 "-" 포커스에서는 도2a에 도시된 바와 같이 감광막프로파일(1)의 일면이 경사진 형상으로 나타나며, "+"포커스에서는 도2b에 도시된 바와 같이 감광막 프로파일(1)이 사다리꼴 형상으로 나타나게 된다.When the photoresist profile slope due to the difference in focus between the lens and the wafer is in the "-" focus, one surface of the photoresist profile 1 is inclined as shown in FIG. 2A, and in the "+" focus, as shown in FIG. 2B. Likewise, the photoresist profile 1 is shown in a trapezoidal shape.

이와 같은 특성을 중첩오차 검출버어니어에 적용하여 도3a 및 도3b에 도시된 바와 같이 측정한다.This characteristic is applied to the overlapping error detection vernier and measured as shown in Figs. 3A and 3B.

도3a는 정상적 버어니어에 의한 검출방법으로서 감광막프로파일(11) 의 양측 A와 B의 거리차로 중첩오차를 읽으며, 또 도3b에 도시된 바와 같이 포커스의 차에 의한 거리차가 발생하였을 경우에는 중첩오차 검출 버어니어에 도2a 및 도2b에 도시된 "-, +"포커스에서의 프로파일 슬로프의 특성을 이용하여 상기 감광막 프로파일(11)의 양측 A와 B간의 거리차로 레벨링을 검사한다.FIG. 3A is a detection method by a normal vernier, and the overlapping error is read by the distance difference between both sides A and B of the photosensitive film profile 11, and when the distance difference occurs due to the difference in focus as shown in FIG. 3B. Leveling is checked by the distance difference between both sides A and B of the photosensitive film profile 11 using the characteristic of the profile slope at the "-, +" focus shown in FIGS. 2A and 2B to the detection vernier.

상기와 같은 개념을 이용하여 본 발명의 레벨링 에러검사방법에 대한 실시예를 도4 및 도6을 참조하여 설명한다.An embodiment of the leveling error checking method of the present invention using the above concept will be described with reference to FIGS. 4 and 6.

도4a에 도시된 바와 같이, 각 칩(1)의 3곳의 모서리중 한 영역에 어미 버어니어(2)를 형성하고, 나머지 두 부분의 영역에는 제1 및 제2 아들 버어니어(3, 4)를 형성한다. 여기서, 도5에 도시된 바와 같이 상기 어미 버어니어(2)는 가로변과 세로변의 길이가 동일한자 형상의 패턴으로 제작되며, 상기 제1 및 제2 아들 버어니어(3, 4)는 서로 직각을 이루는 막대 형상의 패턴으로 제작된다. 또한, 본 실시예에서는 상기 제2 아들 버어니어(4)가 어미 버어니어(2)의 한변 길이와 일치되도록 그의 두께를 뺀 길이로 제작되며, 상기 제1 아들 버어니어(3)는 상기 어미 버어니어(2)의 다른 한 변 길이와 일치되도록 그의 두께와 제2 아들 버어니어(4)의 두께의 합을 뺀 길이로 제작되는 구조로 되어 있다.As shown in Fig. 4A, the mother vernier 2 is formed in one region of three corners of each chip 1, and the first and second son verniers 3 and 4 are formed in the other two regions. ). Here, as shown in FIG. 5, the mother vernier 2 has the same length as the horizontal side and the vertical side. The first and second son vernier (3, 4) is produced in a rod-shaped pattern formed at right angles to each other. In addition, in the present embodiment, the second son vernier 4 is manufactured to have a length minus its thickness so as to match the length of one side of the mother vernier 2, and the first son vernier 3 is the mother burr. It is a structure manufactured with the length which subtracted the sum of the thickness of the thickness and the thickness of the 2nd son vernier 4 so that it may match with the other side length of the near 2.

상기와 같이 칩(1)의 외곽 스크라이브 라인에 어미 버어니어(2) 및 아들 버어니어(3, 4)를 위치시킨 다음에, 웨이퍼의 노광시 각 칩(1)의 스크라이브 라인의 최외곽 4곳 모서리가 만나는 공통영역에 어미 버어니어(2)와 제1 및 제2 아들 버어니어(3, 4)를 집합시킨다.As described above, the mother vernier 2 and the son vernier 3 and 4 are placed on the outer scribe line of the chip 1, and then the outermost four scribe lines of each chip 1 at the time of exposure of the wafer. The mother vernier 2 and the first and second son verniers 3 and 4 are assembled in a common area where the corners meet.

그리고, 상기 공통 스크라이브 라인 영역에서 어미 버어니어(2)를 칩(1)의 오른쪽 하부에 삽입시키고, 제1 아들 버어니어(3)는 칩(1)의 왼쪽 하부에 삽입하고, 또 제2 아들버어니어(4)는 칩(1)의 오른쪽 상부에 삽입하여 내부가 중공된 정사각형을 이루도록 한다.Then, the mother vernier 2 is inserted in the lower right side of the chip 1 in the common scribe line region, the first son vernier 3 is inserted in the lower left side of the chip 1, and the second son The vernier 4 is inserted into the upper right side of the chip 1 to form a hollow square inside.

이때, 상기 정사각형을 이루는 어미 및 아들 버어니어(2, 3, 4)는 빛이 통과되는 영역이고, 그외의 영역은 빛차단영역으로 되어 있다.At this time, the mother and son vernier (2, 3, 4) forming the square is a region through which light passes, the other region is a light blocking region.

상기와 같이 어미 버어니어(2)와 아들 버어니어(3, 4)를 집합시킨 상태에서 도6에 도시된 바와 같이 칩(1)의 오른쪽 하부에서 형성되는 어미 버어니어(2)에 의한 오른쪽 하부 포커스(도면에서 B)를 측정하고, 상기 칩(1)의 왼쪽 하부에서 형성되는 제1 아들 버어니어(3)에 의한 왼쪽 하부의 포커스(도면에서 A)를 측정하여 이들 두 버어니어(2, 3)의 중첩오차로 칩의 X축 좌/우 레벨링을 측정한다. 또한, 상기 칩(1)의 오른쪽 하부에서 형성되는 어미 버어니어(2)에 의한 오른쪽 하부의 포커스(도면에서 B)를 측정하고, 상기 칩의 오른쪽 상부에서 형성되는 제2 아들 버어니어(4)에 의한 오른쪽 상부의 포커스( 도면에서 C)를 측정하여 이들 두 버어니어(3, 4)의 중첩오차로 칩(1)의 Y축 상/하 레벨링을 측정한다.In the state where the mother vernier 2 and the son vernier 3 and 4 are assembled as described above, the lower right side by the mother vernier 2 formed at the lower right side of the chip 1 as shown in FIG. The focus (B in the drawing) is measured, and the focus (A in the drawing) of the lower left is measured by the first son vernier 3 formed at the lower left of the chip 1, so that these two verniers 2, Measure the X-axis left / right leveling of the chip with the overlap error of 3). In addition, the bottom right focus (B in the drawing) of the mother vernier 2 formed at the lower right side of the chip 1 is measured, and the second son vernier 4 formed at the upper right side of the chip. By measuring the focus on the upper right side (C in the figure), the Y-axis up / down leveling of the chip 1 is measured by the overlapping error of these two verniers 3 and 4.

이러한 레벨링 측정은 모니터상이 나타나게 되며, 레벨링의 중첩오차를 검출후 독취된 데이터의 "-", "+"값을 기준으로 레벨링을 보정시 "+", "-" 부호로 보정하여 렌즈와 웨이퍼간의 포커스를 일치시킨다.This leveling measurement appears on the monitor, and after detecting the overlapping error of the leveling, the leveling is corrected by the "+" and "-" signs based on the "-" and "+" values of the read data. Match the focus.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상에서 벗어나지 않는 범위내에서 여러가지 치환, 변형 및 변경이 가능함은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible within the scope without departing from the technical spirit of the present invention. It will be apparent to those who have knowledge.

전술한 바와 같이 본 발명에 따르면, 어미 버어니어와 아들 버어니어를 스크라이브 라인에 형성하여 좌우 또는 상하 중첩오차를 측정함으로서 레벨링 에러를 신뢰성있게 측정하여 정확한 보정을 수행하며, 실질적인 레벨링에러의 감소로 포커스 불량에 의한 제품의 패턴불량을 방지하고, 품질을 향상시키는 효과를 가진다.As described above, according to the present invention, the mother vernier and the son vernier are formed on the scribe line to measure the left and right or top and bottom overlap errors to reliably measure the leveling error to perform accurate correction, and to focus on the reduction of the actual leveling error. It has the effect of preventing the pattern defect of the product by the defect and improving the quality.

또한, 본 발명에 따르면, 종래의 육안에 의한 모니터링 방법을 장비에 의존함으로서 측정이 간단하고 신뢰성있게 이룰 수 있으며, 거리차가 수치로 모니터링되므로 에러량의 많고 적음을 쉽게 파악할 수 있는 효과를 가진다.In addition, according to the present invention, it is possible to achieve a simple and reliable measurement by relying on the conventional monitoring method by the naked eye, and the distance difference is monitored by the numerical value has an effect that can easily grasp the large and small amount of error.

Claims (4)

각 칩의 3곳의 모서리중 한 영역에 어미 버어니어를 형성하고, 나머지 두부분의 영역에는 제1 및 제2 아들 버어니어를 형성하는 제1 단계;A first step of forming a mother vernier in one of three corners of each chip, and forming first and second son verniers in the other two regions; 웨이퍼의 노광시 각 칩의 스크라이브 라인의 최외곽 4곳 모서리가 만나는 공통영역에 어미 버어니어와 제1 및 제2 아들 버어니어를 집합시키는 제2 단계;A second step of assembling the mother vernier and the first and second son verniers in a common area where the outermost four corners of the scribe line of each chip meet during the exposure of the wafer; 상기 공통 스크라이브 라인 영역에서 어미 버어니어를 칩의 오른쪽 하부에 삽입시키고, 제1 아들 버어니어는 칩의 왼쪽 하부에 삽입하고, 제2 아들버어니어는 칩의 오른쪽 상부에 삽입하는 제3 단계;Inserting a mother vernier into the lower right side of the chip in the common scribe line region, inserting a first son vernier into the lower left side of the chip, and inserting a second son vernier into the upper right side of the chip; 상기 칩의 오른쪽 하부에서 형성되는 어미 버어니어에 의한 오른쪽 하부 포커스를 측정하고, 상기 칩의 왼쪽 하부에서 형성되는 제1 아들 버어니어에 의한 왼쪽 하부의 포커스를 측정하여 이들 두 버어니어의 중첩오차로 칩의 X축 좌/우 레벨링을 측정하는 제4 단계; 및The lower right focus is measured by the mother vernier formed at the lower right of the chip, and the lower left focus is measured by the first son vernier formed at the lower left of the chip. A fourth step of measuring X-axis left / right leveling of the chip; And 상기 칩의 오른쪽 하부에서 형성되는 어미 버어니어에 의한 오른쪽 하부의 포커스를 측정하고, 상기 칩의 오른쪽 상부에서 형성되는 제2 아들 버어니어에 의한 오른쪽 상부의 포커스를 측정하여 이들 두 버어니어의 중첩오차로 칩의 Y축 상/하 레벨링을 측정하는 제5 단계Measuring the focus of the lower right by the mother vernier formed in the lower right of the chip, and the overlapping error of these two vernier by measuring the focus of the upper right by the second son vernier formed in the upper right of the chip 5th step of measuring the Y-axis up / down leveling of the chip 를 포함하는 중첩오차 검출버어니어를 이용한 레벨링에러 검사방법.Leveling error inspection method using the overlapping error detection vernier comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제1 단계는 어미 버어니어가자형상의 패턴으로 제작되고, 상기 제1 및 제2 아들 버어니어는 서로 직각을 이루는 막대 형상의 패턴으로 제작되는 과정을 포함하는 중첩오차 검출버어니어를 이용한 레벨링에러 검사방법.The first step is that Mother Vernier A leveling error inspection method using an overlapping error detection vernier, wherein the first and second son vernier are manufactured in a pattern of a shape, and the first and second son verniers are manufactured in a rod-shaped pattern perpendicular to each other. 상기 제 2 항에 있어서,The method of claim 2, 상기 어미 버어니어는 가로변과 세로변이 동일한 길이로 제작되며, 제2 아들버어니어는 어미버어니어의 한변 길이와 일치되도록 그의 두께를 뺀 길이로 제작되며, 상기 제1 아들 버어니어는 상기 어미버어니어의 다른 한 변 길이와 일치되도록 그의 두께와 제2 아들버어니어의 두께의 합을 뺀 길이로 제작되는 중첩오차 검출버어니어를 이용한 레벨링에러 검사방법.The mother vernier is made of the same length of the horizontal side and the vertical side, the second son vernier is made of a length minus its thickness to match the length of one side of the mother vernier, the first son vernier is the mother vernier A leveling error inspection method using an overlapping error detection vernier manufactured by subtracting the sum of its thickness and the thickness of the second son vernier so as to match the length of the other side of. 제 1 항 내지 제 3 항중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 제5 단계의 레벨링의 중첩오차를 검출후 독취된 데이터의 "-", "+"값을 기준으로 레벨링을 보정시 "+", "-" 부호로 보정하는 단계를 더 포함하는 중첩오차 검출버어니어를 이용한 레벨링에러 검사방법.After detecting the overlapping error of the fifth leveling step, correcting the leveling on the basis of the "-" and "+" values of the read data, and correcting the overlapping error by "+" and "-" codes. Leveling error inspection method using vernier.
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US8812619B2 (en) 2004-07-26 2014-08-19 Samsung Electronics Co., Ltd. Network scanner and method of providing uniform resource locator

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