KR20000003212A - Semiconductor device arranged pads asymmetrically - Google Patents

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Abstract

PURPOSE: A semiconductor device is provided for preventing a mutual short circuit when testing plural numbers among semiconductor devices formed on a wafer at the same time. CONSTITUTION: The semiconductor device on the wafer comprises: plural pads arranged by closing in the upper side; plural pads arranged by closing in the lower side and arranged in the upper side; plural pads arranged in unsymmetrical against a X axis.

Description

패드들이 비대칭으로 배치된 반도체 장치Semiconductor device with pads arranged asymmetrically

본 발명은 반도체 장치에 관한 것으로서, 특히 패드의 배치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices and, more particularly, to arrangement of pads.

반도체 장치는 외부에서 내부로 또는 내부에서 외부로 신호를 전달하기 위하여 다수개의 패드들을 필요로 한다. 상기 반도체 장치들이 다수개 형성된 웨이퍼를 테스트할 때, 상기 반도체 장치 내에 형성된 임의의 패드들에 테스트 장비에 부착된 프로브(probe)들을 기계적으로 연결하고 상기 패드들에 전기적 신호를 인가함으로써 상기 반도체 장치의 기능 및 특성을 테스트한다.The semiconductor device requires a plurality of pads to transmit signals from outside to inside or from inside to outside. When testing a wafer in which a plurality of semiconductor devices are formed, mechanically connecting probes attached to test equipment to arbitrary pads formed in the semiconductor device, and applying an electrical signal to the pads. Test the functionality and characteristics.

도 1은 종래의 반도체 장치의 패드들의 배치를 설명하기 위한 도면이다. 도 1을 참조하면, 웨이퍼(101)상에 다수개의 반도체 장치들(111∼114)이 형성되어있다. 반도체 장치들(111)은 동일하게 배치된 다수개의 패드들을 구비한다. 패드들(121∼123)과 패드들(124∼126)은 반도체 장치(111)의 상변과 하변에 인접한 곳에 각각 배치되어있다. 패드들(131∼133)과 패드들(134∼136)은 반도체 장치(112)의 상변과 하변에 인접한 곳에 각각 배치되어있다. 즉, 반도체 장치들(111,112)은 에지 패드(edge pad)들을 가지고 있다. 반도체 장치들(111,112)의 상변의 패드들(121∼123) 및 패드들(131∼133)은 각각 하변의 패드들(124∼126) 및 패드들(134∼136)과 각각 X축에 대해 대칭으로 되어있다. 즉, 패드들(121,124,131,134)과 패드들(122,125,132,135)은 각각 X축에 대해 일직선상에 있다.1 is a view for explaining an arrangement of pads of a conventional semiconductor device. Referring to FIG. 1, a plurality of semiconductor devices 111 to 114 are formed on a wafer 101. The semiconductor devices 111 include a plurality of pads disposed in the same manner. The pads 121 to 123 and the pads 124 to 126 are disposed adjacent to the upper side and the lower side of the semiconductor device 111, respectively. The pads 131 to 133 and the pads 134 to 136 are disposed adjacent to the upper side and the lower side of the semiconductor device 112, respectively. That is, the semiconductor devices 111 and 112 have edge pads. The pads 121 to 123 and the pads 131 to 133 on the upper sides of the semiconductor devices 111 and 112 are symmetrical with respect to the X-axis and the pads 124 to 126 and the pads 134 to 136, respectively, respectively. It is. That is, the pads 121, 124, 131, 134 and the pads 122, 125, 132, and 135 are in line with the X axis, respectively.

반도체 장치들(111∼114)을 테스트하기 위해서는 패드들(121∼126,131∼136)에 테스트 장비(도시안됨)의 프로브들이 놓인다. 반도체 장치들(111∼114)을 하나씩 테스트할 때는 아무런 문제가 발생하지 않는다. 그러나, 최근에는 테스트 효율을 높이기 위하여 복수개의 반도체 장치들을 동시에 테스트하고 있다. 도 1에 도시된 반도체 장치들(111∼114)을 복수개 테스트하고자할 경우에는 도 2에 도시된 바와 같은 문제가 발생할 수가 있다.In order to test the semiconductor devices 111 to 114, probes of test equipment (not shown) are placed on the pads 121 to 126 and 131 to 136. When the semiconductor devices 111 to 114 are tested one by one, no problem occurs. However, recently, a plurality of semiconductor devices have been tested at the same time in order to increase test efficiency. When a plurality of semiconductor devices 111 to 114 shown in FIG. 1 are to be tested, a problem as shown in FIG. 2 may occur.

도 2는 상기 도 1에 도시된 반도체 장치들(111∼114)이 다수개 형성된 웨이퍼(101)상에서 2개의 반도체 장치들(111,113)을 동시에 테스트할 때 발생하는 문제점을 설명하기 위한 도면이다. 도 2를 참조하면, 반도체 장치들(111,113)을 동시에 테스트하기 위하여 인접한 반도체 장치들(111,113)의 패드(124)와 패드(131)에 프로브들(211,212)이 각각 접촉된다. 실제로는 반도체 장치들(111,113)을 테스트하기 위하여 패드들(121∼126,131∼136)에 모두 프로브들이 접촉되지만, 도 2에서는 설명의 편의상 패드(124)와 패드(131)에만 프로브들(211,212)이 접촉되고 있다. 이 때, 패드(124)와 패드(131)가 너무 가까이 위치하고 있기 때문에 프로브들(211,212)이 전기적으로 서로 단락(short)될 수가 있다. 프로브들(211,212)이 단락되면 테스트 장비(도시안됨)로부터 프로브들(211,212)을 통해 반도체 장치들(111,113)로 전달되는 신호들의 전압 특성이 변화되어 반도체 장치들(111,113)의 특성이 정확하게 테스트될 수가 없다.FIG. 2 is a diagram illustrating a problem that occurs when simultaneously testing two semiconductor devices 111 and 113 on a wafer 101 on which a plurality of semiconductor devices 111 to 114 shown in FIG. 1 are formed. Referring to FIG. 2, the probes 211 and 212 are in contact with the pad 124 and the pad 131 of the adjacent semiconductor devices 111 and 113 to simultaneously test the semiconductor devices 111 and 113. In practice, the probes are in contact with the pads 121 to 126, 131 to 136 to test the semiconductor devices 111 and 113. However, in FIG. 2, the probes 211 and 212 may be connected to only the pad 124 and the pad 131. Contacting. At this time, since the pad 124 and the pad 131 are located too close, the probes 211 and 212 may be electrically shorted to each other. When the probes 211 and 212 are shorted, voltage characteristics of signals transmitted from the test equipment (not shown) to the semiconductor devices 111 and 113 through the probes 211 and 212 may be changed, so that the characteristics of the semiconductor devices 111 and 113 may be accurately tested. I can't.

본 발명이 이루고자하는 기술적 과제는 웨이퍼 상에 형성된 반도체 장치들 중 복수개를 동시에 테스트하고자 할 때 상호 단락되는 것을 방지하기 위한 반도체 장치를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a semiconductor device for preventing short circuits when a plurality of semiconductor devices formed on a wafer are to be simultaneously tested.

도 1은 종래의 반도체 장치의 패드들의 배치를 설명하기 위한 도면.1 is a view for explaining an arrangement of pads of a conventional semiconductor device.

도 2는 상기 도 1에 도시된 반도체 장치들이 다수개 형성된 웨이퍼 상에서 2개의 반도체 장치를 동시에 테스트할 때 발생하는 문제점을 설명하기 위한 도면.FIG. 2 is a view for explaining a problem that occurs when simultaneously testing two semiconductor devices on a wafer in which a plurality of semiconductor devices shown in FIG. 1 are formed;

도 3은 본 발명의 바람직한 실시예에 따른 반도체 장치의 패드들의 배치를 설명하기 위한 도면.3 is a view for explaining an arrangement of pads of a semiconductor device according to a preferred embodiment of the present invention;

도 4는 상기 도 3에 도시된 반도체 장치들이 다수개 형성된 웨이퍼상에서 2개의 반도체 장치를 동시에 테스트하는 방법을 설명하기 위한 도면.FIG. 4 is a view for explaining a method of simultaneously testing two semiconductor devices on a wafer on which a plurality of semiconductor devices shown in FIG. 3 are formed;

상기 기술적 과제를 이루기 위하여 본 발명은,The present invention to achieve the above technical problem,

웨이퍼 상에 형성된 반도체 장치에 있어서, 상변에 인접하여 배치된 다수개의 패드들 및 하변에 인접하여 배치되며 상기 상변에 배치된 다수개의 패드들과 X축에 대해 비대칭으로 배치된 다수개의 패드들을 구비하는 반도체 장치를 제공한다.A semiconductor device formed on a wafer, comprising: a plurality of pads disposed adjacent to an upper side and a plurality of pads disposed adjacent to the lower side and a plurality of pads disposed asymmetrically with respect to an X axis. Provided is a semiconductor device.

바람직하기는, 상기 상변에 배치된 패드들은 각각 상기 하변에 배치된 패드들 중 각 인접한 패드들의 중앙부의 Y축 상에 위치한다.Preferably, the pads disposed on the upper side are respectively located on the Y axis of the center of each adjacent pad among the pads disposed on the lower side.

상기 기술적 과제를 이루기 위하여 본 발명은 또한,The present invention also to achieve the above technical problem,

웨이퍼 상에 형성된 반도체 장치에 있어서, 좌변에 인접하여 배치된 다수개의 패드들 및 우변에 인접하여 배치되며 상기 좌변에 배치된 다수개의 패드들과 Y축에 대해 비대칭으로 배치된 다수개의 패드들을 구비하는 반도체 장치를 제공한다.A semiconductor device formed on a wafer, comprising: a plurality of pads disposed adjacent the left side and a plurality of pads disposed adjacent the right side and a plurality of pads disposed asymmetrically with respect to the Y axis. Provided is a semiconductor device.

바람직하기는, 상기 우변에 배치된 패드들은 각각 상기 좌변에 배치된 패드들 중 각 인접한 패드들의 중앙부의 X축 상에 위치한다.Preferably, the pads disposed on the right side are each located on the X axis of the center of each adjacent pad among the pads disposed on the left side.

상기 본 발명에 반도체 장치의 테스트 장비의 효율이 향상되고 테스트 시간이 단축된다.According to the present invention, the efficiency of the test equipment of the semiconductor device is improved and the test time is shortened.

이하, 첨부된 도면들을 통하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 바람직한 실시예에 따른 반도체 장치의 패드들의 배치를 설명하기 위한 도면이다. 도 3을 참조하면, 웨이퍼(301) 상에 다수개의 반도체 장치들(311∼314)이 형성되어있고, 반도체 장치들(311,312)은 각각 다수개의 패드들(321∼325,331∼335)을 구비한다. 반도체 장치들(311∼314)은 모두 동일한 패드 배치 구조를 갖는다. 패드들(321,322,331,332)은 반도체 장치들(311,312)의 상변에 인접한 곳에 배치되어있고, 패드들(323∼325,333∼335)은 반도체 장치들(311,312)의 하변에 인접한 곳에 배치되어있다. 즉, 반도체 장치들(311,312)은 각각 에지 패드들을 가지고 있다.3 is a view for explaining an arrangement of pads of a semiconductor device according to an exemplary embodiment of the present invention. Referring to FIG. 3, a plurality of semiconductor devices 311 to 314 are formed on the wafer 301, and the semiconductor devices 311 and 312 include a plurality of pads 321 to 325, 331 to 335, respectively. The semiconductor devices 311 to 314 all have the same pad arrangement structure. The pads 321, 322, 331, and 332 are disposed adjacent to the upper sides of the semiconductor devices 311 and 312, and the pads 323 to 325, 333 to 335 are disposed adjacent to the lower sides of the semiconductor devices 311 and 312. That is, the semiconductor devices 311 and 312 each have edge pads.

반도체 장치(311)를 보면, 상변의 패드들(321,322)과 하변의 패드들(323∼325)은 X축에 대해 비대칭으로 배치되어있다. 즉, 패드(321)는 패드(323)와 패드(324)의 중앙부의 Y축 상에 위치하고 있다. 또한, 패드들(321,331)과 패드들(322,332)은 각각 동일한 Y축 상에 배치되고, 패드들(323,333)과 패드들(324,334) 및 패드들(325,335)은 각각 동일한 Y축 상에 배치된다. 반도체 장치의 특성에 따라 상변과 하변에만 에지 패드들이 배치될 수도 있고, 도 3에는 도시되어있지 않지만, 좌변과 우변에도 에지 패드들이 배치될 수도 있다. 이와 같이, 좌변과 우변에 패드들이 배치될 경우 이들은 Y축에 대해 비대칭으로 배치되고, 좌변 패드는 우변 패드들의 중앙부의 X축 상에 위치한다. 웨이퍼(301)에 형성된 반도체 장치들(311∼314)을 동시에 테스트하게 되면 테스트 시간을 단축할 수 있다. 반도체 장치들(311∼314)이 다수개 형성된 웨이퍼(301)상에서 2개의 반도체 장치들(311,313)을 동시에 테스트하는 방법이 도 4에 도시되어있다.In the semiconductor device 311, the upper pads 321 and 322 and the lower pads 323 to 325 are asymmetrically disposed with respect to the X axis. That is, the pad 321 is located on the Y axis of the center of the pad 323 and the pad 324. In addition, the pads 321 and 331 and the pads 322 and 332 are disposed on the same Y axis, respectively, and the pads 323 and 333 and the pads 324 and 334 and the pads 325 and 335 are disposed on the same Y axis. According to the characteristics of the semiconductor device, the edge pads may be disposed only on the upper side and the lower side, and although not shown in FIG. 3, the edge pads may also be disposed on the left side and the right side. As such, when pads are disposed on the left and right sides, they are asymmetrically disposed with respect to the Y axis, and the left side pad is located on the X axis of the center portion of the right side pads. Testing the semiconductor devices 311 to 314 formed on the wafer 301 at the same time can shorten the test time. 4 illustrates a method of simultaneously testing two semiconductor devices 311 and 313 on a wafer 301 having a plurality of semiconductor devices 311 to 314 formed therein.

도 4는 상기 도 3에 도시된 웨이퍼(301)상에서 2개의 반도체 장치들(311,313)을 동시에 테스트하는 방법을 설명하기 위한 도면이다. 도 4에 도시된 바와 같이, 패드들(321∼325,331∼335)이 X축에 대해 서로 어긋나게 배치되어있기 때문에 인접한 반도체 장치들(311,313)의 패드들(323,324,331)에 프로브들(351,352,353)이 동시에 접촉되더라도 프로브들(351,352,353)은 상호 단락되지 않게 된다. 따라서, 다수개의 반도체 장치들(311∼314)이 형성된 웨이퍼(301)에서 복수개의 반도체 장치들을 동시에 테스트하므로써 테스트 장비의 효율이 향상되고 테스트 시간이 단축된다.FIG. 4 is a diagram for describing a method of simultaneously testing two semiconductor devices 311 and 313 on the wafer 301 shown in FIG. 3. As shown in FIG. 4, since the pads 321 to 325, 331 to 335 are disposed to be offset from each other with respect to the X axis, the probes 351, 352, and 353 simultaneously contact the pads 323, 324 and 331 of the adjacent semiconductor devices 311 and 313. Even if the probes 351, 352, 353 are not shorted to each other. Therefore, by simultaneously testing a plurality of semiconductor devices on the wafer 301 on which the plurality of semiconductor devices 311 to 314 are formed, the efficiency of the test equipment is improved and the test time is shortened.

상기 반도체 장치들(311∼314) 중 인접한 반도체 장치들은 테스트 장비(도시안됨)의 능력에 따라 2개 이상이 동시에 테스트될 수도 있다. 즉, 테스트 장비(도시안됨)에 부착된 프로브들의 수가 많으면 많을수록 많은 수의 반도체 장치들이 동시에 테스트될 수 있다.Two or more adjacent semiconductor devices among the semiconductor devices 311 to 314 may be simultaneously tested according to the capability of the test equipment (not shown). That is, the larger the number of probes attached to the test equipment (not shown), the greater the number of semiconductor devices can be tested at the same time.

도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.The best embodiments have been disclosed in the drawings and the specification. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not intended to limit the scope of the invention as defined in the claims or the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 바와 같이 본 발명에 따르면, 다수개의 반도체 장치들(311∼314)이 형성된 웨이퍼(301)에서 복수개의 반도체 장치들을 동시에 테스트하므로써 테스트 장비의 효율이 향상되고 테스트 시간이 감소된다.As described above, according to the present invention, by simultaneously testing a plurality of semiconductor devices on the wafer 301 on which the plurality of semiconductor devices 311 to 314 are formed, the efficiency of the test equipment is improved and the test time is reduced.

Claims (4)

웨이퍼 상에 형성된 반도체 장치에 있어서,In a semiconductor device formed on a wafer, 상변에 인접하여 배치된 다수개의 패드들; 및A plurality of pads disposed adjacent the top side; And 하변에 인접하여 배치되며 상기 상변에 배치된 다수개의 패드들과 X축에 대해 비대칭으로 배치된 다수개의 패드들을 구비하는 것을 특징으로 하는 반도체 장치.And a plurality of pads disposed adjacent to the lower side and disposed asymmetrically with respect to the X axis. 제1항에 있어서, 상기 상변에 배치된 패드들은 각각 상기 하변에 배치된 패드들 중 각 인접한 패드들의 중앙부의 Y축 상에 위치하는 것을 특징으로 하는 반도체 장치.The semiconductor device of claim 1, wherein the pads disposed on the upper side are positioned on the Y axis of each of the adjacent pads among the pads disposed on the lower side. 웨이퍼 상에 형성된 반도체 장치에 있어서,In a semiconductor device formed on a wafer, 좌변에 인접하여 배치된 다수개의 패드들; 및A plurality of pads disposed adjacent the left side; And 우변에 인접하여 배치되며 상기 좌변에 배치된 다수개의 패드들과Y축에 대해 비대칭으로 배치된 다수개의 패드들을 구비하는 것을 특징으로 하는 반도체 장치.And a plurality of pads disposed adjacent to the right side and arranged asymmetrically with respect to the Y axis. 제3항에 있어서, 상기 우변에 배치된 패드들은 각각 상기 좌변에 배치된 패드들 중 각 인접한 패드들의 중앙부의 X축 상에 위치하는 것을 특징으로 하는 반도체 장치.The semiconductor device of claim 3, wherein the pads disposed on the right side are located on the X axis of the center of each adjacent pad among the pads disposed on the left side.
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