KR20000002262A - Semiconductor apparatus for electric power and manufacturing method thereof - Google Patents
Semiconductor apparatus for electric power and manufacturing method thereof Download PDFInfo
- Publication number
- KR20000002262A KR20000002262A KR1019980022934A KR19980022934A KR20000002262A KR 20000002262 A KR20000002262 A KR 20000002262A KR 1019980022934 A KR1019980022934 A KR 1019980022934A KR 19980022934 A KR19980022934 A KR 19980022934A KR 20000002262 A KR20000002262 A KR 20000002262A
- Authority
- KR
- South Korea
- Prior art keywords
- substrate
- conductivity type
- impurity layer
- well
- forming
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 102
- 239000012535 impurity Substances 0.000 claims abstract description 85
- 210000000746 body region Anatomy 0.000 claims abstract description 24
- 239000010410 layer Substances 0.000 claims description 50
- 238000000034 method Methods 0.000 claims description 24
- 239000011229 interlayer Substances 0.000 claims description 9
- 239000010949 copper Substances 0.000 claims description 4
- 239000010931 gold Substances 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 230000000149 penetrating effect Effects 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 description 24
- 238000000206 photolithography Methods 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
Abstract
Description
본 발명은 전력용 반도체장치 및 그 제조방법에 관한 것으로, 특히 기판 표면에서 발생되는 열을 감소시켜 소자의 신뢰성이 개선된 구조를 갖는 전력용 반도체장치 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power semiconductor device and a method for manufacturing the same, and more particularly, to a power semiconductor device and a method for manufacturing the same having a structure in which the reliability of the device is improved by reducing heat generated on the surface of the substrate.
일반적으로 사용되는 전력용 모스 전계효과 트랜지스터(MOS Field Effect Transistor)는 바이폴라(bipolar) 트랜지스터에 비해 첫째, 높은 입력 임피던스(impedance)를 가지기 때문에 전력이득이 크고 게이트 구동 회로가 매우 간단하며, 둘째, 유니폴라(unipolar) 소자이기 때문에 소자가 턴-오프 (turn-off)되는 동안 소수 캐리어(carrier)에 의한 축적 또는 재결합에 의해 발생되는 시간지연이 없는 등의 장점을 가지고 있다. 따라서, 스위칭 모드 전력 공급장치(switching mode power supply), 램프 안정화(lamp ballast) 및 모터 구동회로에의 응용이 점차 확산되고 있는 추세에 있다. 이와 같은 전력용 MOSFET으로는 통상, 플래너 확산(planar diffusion) 기술을 이용한 디모스펫(DMOSFET) 구조가 널리 사용된다.In general, MOS Field Effect Transistors for power use have high input impedance compared to bipolar transistors. First, they have high power gain and very simple gate driving circuit. Second, uni Since it is a unipolar device, there is an advantage such that there is no time delay caused by accumulation or recombination by a minority carrier while the device is turned off. Therefore, applications in switching mode power supplies, lamp ballasts, and motor drive circuits are on the rise. As such power MOSFETs, a DMOSFET structure using a planar diffusion technique is commonly used.
도 1은 종래의 횡형 DMOS(Lateral DMOS; LDMOS) 구조를 나타내는 단면도이다.1 is a cross-sectional view illustrating a conventional horizontal DMOS (LDMOS) structure.
도 1을 참조하면, P형 반도체기판(1)내에 N웰(3)이 형성되어 있고, N웰(3) 내에는 N형의 불순물이 고농도로 도우프된 드레인(9)이 형성되어 있다. 상기 N웰과 소정 거리 이격된 반도체기판 내에는 P형의 바디(body) 영역(5)이 형성되어 있으며, 이 P형의 바디영역(5) 내에는 N형의 불순물이 고농도로 도우프된 소오스(9')와, 상기 바디영역(5)의 바이어스를 잡아주기 위한 P+불순물영역(7)이 이격되어 형성되어 있다.Referring to FIG. 1, an N well 3 is formed in a P-type semiconductor substrate 1, and a drain 9 in which N-type impurities are heavily doped is formed in the N well 3. A P-type body region 5 is formed in the semiconductor substrate spaced apart from the N well by a predetermined distance, and a source in which N-type impurities are heavily doped in the P-type body region 5 is formed. 9 'and the P + impurity region 7 for biasing the body region 5 are formed apart from each other.
또한, 상기 반도체기판(1) 상에는 게이트절연막(2)과 절연막(11)을 개재하여 게이트전극(13)이 형성되어 있고, 상기 게이트전극(13) 상에는 트랜지스터를 다른 도전층과 절연시키기 위한 층간절연막(15)이 형성되어 있다. 상기 층간절연막(15)에 형성된 콘택홀을 통해 상기 드레인(9)과 접속된 드레인전극(17)과, 소오스(9')및 바이어스용 P+불순물영역(7)과 접속된 소오스전극(17')이 형성되어 있다.In addition, a gate electrode 13 is formed on the semiconductor substrate 1 via a gate insulating film 2 and an insulating film 11, and an interlayer insulating film for insulating the transistor from another conductive layer on the gate electrode 13. (15) is formed. A drain electrode 17 connected to the drain 9 through a contact hole formed in the interlayer insulating film 15, and a source electrode 17 'connected to a source 9' and a bias P + impurity region 7; ) Is formed.
상기한 구조를 갖는 종래의 LDMOS에 따르면, 드레인(9)이나 게이트전극(13) 가장자리 부분에 전계(electric field)가 집중되어 기판 표면에서 브레이크 다운(breakdown)이 일어날 수 있다. 브레이크 다운이 발생되면 과도한 전류가 흐르게 되고, 드레인(9)과 소오스(9')가 기판(1) 표면에 형성된 LDMOS의 경우, 이 과전류는 기판 표면에 집중된다. 기판 표면에 흐르는 과전류로 인해 기판 표면에는 열이 발생되고, 이로 인해 게이트 산화막(2)과 실리콘 기판(1) 계면의 분자 결합이 파괴될 수 있다. 이러한 분자 결합 파괴는 누설전류를 유발하는 원인이 수 있으며 소자의 신뢰성을 저하시킨다.According to the conventional LDMOS having the above-described structure, an electric field is concentrated at the edges of the drain 9 or the gate electrode 13, and breakdown may occur at the substrate surface. When breakdown occurs, excessive current flows, and in the case of LDMOS in which the drain 9 and the source 9 'are formed on the surface of the substrate 1, this overcurrent is concentrated on the surface of the substrate. Due to the overcurrent flowing on the substrate surface, heat is generated on the substrate surface, which may destroy the molecular bonds between the gate oxide film 2 and the silicon substrate 1 interface. These molecular bond breaks can cause leakage currents and degrade device reliability.
본 발명이 이루고자 하는 기술적 과제는, LDMOS의 브레이크 다운으로 인한 기판 표면에서의 열 발생을 감소시켜 소자의 신뢰성이 개선된 전력용 반도체장치를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a power semiconductor device in which the reliability of devices is improved by reducing heat generation on the surface of a substrate due to breakdown of LDMOS.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 전력용 반도체장치의 제조에 적합한 제조방법을 제공하는 것이다.Another technical problem to be achieved by the present invention is to provide a manufacturing method suitable for manufacturing the power semiconductor device.
도 1은 종래의 횡형 DMOS(Lateral DMOS; LDMOS) 구조를 나타내는 단면도이다.1 is a cross-sectional view illustrating a conventional horizontal DMOS (LDMOS) structure.
도 2 및 도 3은 본 발명에 따른 LDMOS 구조를 나타낸 단면도들이다.2 and 3 are cross-sectional views illustrating an LDMOS structure according to the present invention.
도 4 내지 도 9는 본 발명의 일 실시예에 의한 LDMOS의 제조방법을 설명하기 위하여 공정순서에 따라 도시한 단면도들이다.4 through 9 are cross-sectional views illustrating a manufacturing method of an LDMOS according to an embodiment of the present invention in accordance with a process sequence.
상기 과제를 이루기 위한 본 발명에 의한 전력용 반도체장치는, 제1 도전형의 반도체기판, 상기 반도체기판 내에 형성된 제2 도전형의 웰, 상기 웰 내에 형성된 제2 도전형의 드레인, 상기 웰과 소정거리 이격된 반도체기판 내에 형성된 제1 도전형의 바디영역(body region), 상기 바디영역 내에 형성된 제2 도전형의 소오스, 상기 기판 뒷면에 형성되어 상기 기판과 P-N 다이오드를 형성하는 제2 도전형의 불순물층, 상기 반도체기판 상에 게이트절연막을 개재하여 형성된 게이트전극, 상기 소오스 및 드레인과 각각 접속된 소오스전극 및 드레인전극, 및 상기 드레인전극과 상기 제2 도전형의 불순물층을 전기적으로 연결하는 연결수단을 구비한다.According to an aspect of the present invention, there is provided a power semiconductor device including a first conductive semiconductor substrate, a second conductive well formed in the semiconductor substrate, a second conductive drain formed in the well, the well and the predetermined well. A body region of a first conductivity type formed in a semiconductor substrate spaced apart from each other, a source of a second conductivity type formed in the body region, and a second conductivity type formed on a rear surface of the substrate to form a PN diode with the substrate. An impurity layer, a gate electrode formed on the semiconductor substrate via a gate insulating film, a source electrode and a drain electrode connected to the source and drain, respectively, and a connection for electrically connecting the drain electrode and the second conductivity type impurity layer Means.
상기 제2 도전형의 불순물층은 상기 기판에 비해 고농도로 형성된다. 본 발명의 LDMOS는 또한, 상기 제2 도전형의 불순물층과 기판 사이에, 상기 기판보다는 고농도로 제2 도전형의 불순물층보다는 저농도로 형성된 제1 도전형의 불순물층을 구비한다.The second conductivity type impurity layer is formed at a higher concentration than the substrate. The LDMOS of the present invention also includes an impurity layer of the first conductivity type formed between the impurity layer of the second conductivity type and the substrate, at a higher concentration than the substrate, and at a lower concentration than the impurity layer of the second conductivity type.
상기 다른 과제를 이루기 위한 본 발명에 따른 전력용 반도체장치 제조방법은, 제2 도전형의 웰이 형성된 제1 도전형의 반도체 기판 내에, 상기 웰과는 소정거리 이격된 위치에 제1 도전형의 바디영역을 형성하고, 상기 결과물 상에 게이트절연막을 형성한다. 다음, 상기 게이트절연막 상에 게이트전극을 형성하고, 상기 반도체기판 및 웰에 제2 도전형의 불순물을 고농도로 주입하여 상기 바디영역내에는 소오스를, 상기 웰 내에는 드레인을 각각 형성한 다음, 상기 기판 뒷면에 제2 도전형의 불순물을 주입하여 소정두께를 갖는 제2 도전형의 불순물층을 형성한다. 계속해서, 상기 결과물 전면에 층간절연막을 형성하고 패터닝하고, 상기 층간절연막을 관통하여 상기 소오스 및 드레인과 각각 접속하는 소오스전극 및 드레인전극을 형성한 다음, 상기 드레인전극과 상기 불순물층을 전기적으로 연결한다.According to another aspect of the present invention, there is provided a method for manufacturing a power semiconductor device, wherein a first conductivity type semiconductor substrate is formed in a first conductivity type semiconductor substrate on which a well of a second conductivity type is formed. A body region is formed, and a gate insulating film is formed on the resultant. Next, a gate electrode is formed on the gate insulating layer, and a second conductivity type impurity is implanted into the semiconductor substrate and the well to form a source in the body region and a drain in the well, respectively. Impurities of the second conductivity type are implanted into the back side of the substrate to form a second conductivity type impurity layer having a predetermined thickness. Subsequently, an interlayer insulating film is formed and patterned on the entire surface of the resultant, a source electrode and a drain electrode are formed through the interlayer insulating film to be connected to the source and the drain, respectively, and then the drain electrode and the impurity layer are electrically connected. do.
여기서, 제2 도전형의 불순물층을 형성하기 전, 상기 기판 뒷면에 제1 도전형의 불순물을 주입하여 상기 기판과 상기 제2 도전형의 불순물층 사이에 기판보다 고농도인 제1 도전형의 불순물층을 더 형성할 수 있다.Here, before forming the second conductivity type impurity layer, a first conductivity type impurity is implanted into the back surface of the substrate, so that the first conductivity type impurity is higher than the substrate between the substrate and the impurity layer of the second conductivity type. Further layers can be formed.
본 발명에 따르면, 기판 하부에 LDMOS 보다 브레이크 다운 전압이 작은 P-N 다이오드를 형성하고, 드레인전극과 P-N 다이오드의 N영역을 연결하기 때문에 LDMOS 소자의 브레이크 다운이 발생되기 전에 기판 하부에 형성된 P-N 다이오드의 브레이크 다운이 먼저 발생된다. 그 결과, 기판 내부에서 과전류가 발생되고 이로인한 열 또한 기판 내부에서 발생되어 LDMOS 소자의 신뢰성이 개선된다.According to the present invention, since a PN diode having a breakdown voltage lower than that of the LDMOS is formed under the substrate and the drain electrode is connected to the N region of the PN diode, the break of the PN diode formed below the substrate before the breakdown of the LDMOS device occurs. Down occurs first. As a result, overcurrent is generated inside the substrate, and thus heat is also generated inside the substrate, thereby improving the reliability of the LDMOS device.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 LDMOS의 제1 실시예를 도시한 단면도로서, N형의 LDMOS를 예로 들었다.2 is a cross-sectional view showing a first embodiment of an LDMOS according to the present invention, taking an N-type LDMOS as an example.
본 발명의 LDMOS는 도시된 바와 같이, 저농도 P형(P_)의 반도체기판(51)과, 상기 반도체기판(51) 내에 형성된 N형의 웰(53)과, 상기 웰(53) 내에 형성된 N+드레인(65)과, 상기 웰(53)과 소정거리 이격된 반도체기판 내에 형성된 P형의 바디영역(body region, 55)과, 상기 바디영역(55) 내에 형성된 N+소오스(65)와, 상기 소오스(65)와 이격된 바디영역 내에 형성되고 상기 바디영역(55)의 바이어스를 잡아주기 위해 고농도로 형성된 P+불순물영역(63)을 구비한다. 또한, 상기 반도체기판 상에 게이트절연막(54)과 절연막(59)을 개재하여 형성된 게이트전극(61)과, 상기 게이트전극(61) 상에 형성된 층간절연막(71)과, 상기 층간절연막(71)에 형성된 콘택홀을 통해 상기 드레인(65)과 접속된 드레인전극(73) 및 소오스(65')와 바이어스용 P+불순물영역(63)과 접속된 소오스전극(65')을 구비한다.LDMOS of the present invention, as shown, the low concentration P-type (P _ ) of the semiconductor substrate 51, the N-type well 53 formed in the semiconductor substrate 51, and the N formed in the well 53 A drain 65, a P-type body region 55 formed in the semiconductor substrate spaced apart from the well 53 by a predetermined distance, an N + source 65 formed in the body region 55, And a P + impurity region 63 formed in a body region spaced apart from the source 65 and formed at a high concentration to bias the body region 55. In addition, a gate electrode 61 formed on the semiconductor substrate via a gate insulating film 54 and an insulating film 59, an interlayer insulating film 71 formed on the gate electrode 61, and the interlayer insulating film 71. And a drain electrode 73 connected to the drain 65 and a source electrode 65 'connected to the source 65' and the bias P + impurity region 63 through a contact hole formed in the contact hole.
본 발명의 LDMOS는 또한, P_반도체기판(51) 하면에 형성된 고농도 N형(N+)의 불순물층(69)과, 상기 드레인전극(73)과 상기 N+불순물층(69)을 전기적으로 연결하는 연결수단 예를 들면 와이어(75)를 구비한다. 본 발명의 LDMOS는 도시된 바와 같이, 상기 P_반도체기판(51)과 N+불순물층(69) 사이에 형성된 P형의 불순물층(67)을 더 구비할 수 있다.LDMOS of the invention also, P _ the semiconductor substrate 51 when a high concentration N type (N +) of the impurity layer 69 and the drain electrode 73 and the N + impurity layer 69 is formed on the electrically The connecting means for connecting is provided with the wire 75, for example. LDMOS of the present invention may further include a P-type impurity layer 67 formed between the P_ semiconductor substrate 51 and the N + impurity layer 69.
상기 P_기판(51)과 상기 N+불순물층(69)은 P_-N+다이오드를 형성하게 되며, LDMOS 소자의 브레이크 다운 전압보다 이 P_-N+다이오드의 브레이크 다운 전압이 낮게 되도록, 상기 P_기판과 N+불순물층(69)의 불순물 농도를 조절한다. P_기판(51)과 N+불순물층(69)으로 구성된 P_-N+다이오드의 브레이크 다운 전압이 LDMOS 소자보다 높을 경우에는, 도시된 바와 같이, P형의 불순물층(67)을 더 형성하여 다이오드의 브레이크 다운 전압을 감소시킬 수 있다. 상기 와이어(75)는 반도체 소자에서 통상적으로 사용되는 알루미늄(Al), 금(Au), 또는 구리(Cu) 등의 재질로 제작될 수 있다.The P _ substrate 51 and the N + impurity layer 69 form a P _ -N + diode, and the break down voltage of the P _ -N + diode is lower than that of the LDMOS device. to adjust the impurity concentration of the P substrate and the N + _ impurity layer (69). _ P substrate 51 and N + in the case is higher than the LDMOS device breakdown voltage of the impurity layer P _ -N + diode configured to 69, the formation, the more the impurity layer 67 of the P type, as shown This can reduce the breakdown voltage of the diode. The wire 75 may be made of a material such as aluminum (Al), gold (Au), or copper (Cu) commonly used in semiconductor devices.
언급된 본 발명의 제1 실시예는, 기판 표면에 형성된 LDMOS 소자의 브레이크 다운 전압보다 기판 하부에 형성된 다이오드의 브레이크 다운 전압이 낮도록 소자를 구성하고, 드레인 전극과 다이오드의 N 단자를 연결한다.In the first embodiment of the present invention, the device is configured such that the breakdown voltage of the diode formed below the substrate is lower than the breakdown voltage of the LDMOS device formed on the substrate surface, and the drain electrode is connected to the N terminal of the diode.
따라서, 드레인전극(73)에 과도한 전압이 인가되면, LDMOS 소자의 브레이크 다운이 발생되기 전에 다이오드의 브레이크 다운이 먼저 발생된다. 기판 표면에 위치한 LDMOS 소자의 브레이크 다운이 발생하는 대신 기판 하부에 위치한 다이오드의 브레이크 다운이 발생되므로, 과도한 전류 흐름은 기판 표면이 아닌 기판 내부에서 발생되고 이로인해 발생되는 열 또한 기판 내부에서 발생된다. 그 결과, 기판 표면에서 발생되는 열로 인한 문제점, 예를 들면 게이트산화막과 기판 실리콘 계면 결함등으로 인한 누설전류 방지 등, 소자의 신뢰성이 개선된다.Therefore, when excessive voltage is applied to the drain electrode 73, breakdown of the diode occurs first before breakdown of the LDMOS element occurs. Instead of breakdown of the LDMOS device located on the substrate surface, breakdown of the diode located below the substrate occurs, so that excessive current flow is generated inside the substrate and not on the substrate surface, resulting in heat generated inside the substrate. As a result, the reliability of the device is improved, such as problems caused by heat generated on the surface of the substrate, for example, prevention of leakage current due to gate oxide film and substrate silicon interface defects and the like.
도 3은 본 발명에 따른 LDMOS의 제2 실시예를 도시한 단면도로서, N웰(53) 내에, 기판 표면 전류를 기판 내부로 우회시키는 P형의 불순물영역(57)이 형성되어 있는 것을 제외하고는 상기 제1 실시예와 동일하다.3 is a cross-sectional view showing a second embodiment of the LDMOS according to the present invention, except that a P-type impurity region 57 for bypassing the substrate surface current into the substrate is formed in the N well 53. Is the same as the first embodiment.
상기 N웰(51) 내에 형성된 상기 P 불순물영역(57)은 상기 바디영역(55) 보다 같거나 낮은 농도로 도우프된다. 상기 P 불순물영역(57)은 N웰(51) 표면에 형성되어 있으므로 LDMOS의 전류 경로 상에 위치하여 LDMOS의 전류 흐름을 기판 표면으로부터 기판 내부로 우회시키는 역할을 한다. 즉, 브레이크 다운시 드레인(65)에서 소오스(65')로 흐르는 LDMOS 전류는 N웰 내부에서는 기판 표면으로 흐르지 않고, P 불순물영역(57)의 아래쪽으로 우회하여 흐르게 된다. 따라서, 기판 표면에서 발생되는 열의 일부가 기판 내부로 흡수되어 도 2에 도시된 구조에 비해 브레이크 다운시 기판 표면에서 발생되는 열이 감소된다.The P impurity region 57 formed in the N well 51 is doped at a concentration equal to or lower than that of the body region 55. Since the P impurity region 57 is formed on the surface of the N well 51, the P impurity region 57 is positioned on the current path of the LDMOS to bypass the current flow of the LDMOS from the substrate surface into the substrate. That is, during breakdown, the LDMOS current flowing from the drain 65 to the source 65 ′ does not flow to the substrate surface inside the N well, but flows in a bypass direction below the P impurity region 57. Thus, a portion of the heat generated at the substrate surface is absorbed into the substrate, and the heat generated at the substrate surface upon breakdown is reduced compared to the structure shown in FIG.
또한, 상기 제1 실시예와 마찬가지로, 기판(51)과 상기 N+불순물층(69)이 P-N 다이오드를 형성하여, LDMOS 소자의 브레이크 다운이 발생되기 전에 기판 아래쪽에 형성된 다이오드의 브레이크 다운이 먼저 발생되도록 한다. 따라서, 기판 표면에서의 발생되는 열을 감소시키는 효과가 있다.In addition, similarly to the first embodiment, the substrate 51 and the N + impurity layer 69 form a PN diode so that the breakdown of the diode formed below the substrate occurs first before the breakdown of the LDMOS device occurs. Be sure to Thus, there is an effect of reducing heat generated on the substrate surface.
도 4 내지 도 9는 본 발명에 따른 LDMOS의 제조방법을 설명하기 위하여 공정순서에 따라 도시한 단면도들이다.4 to 9 are cross-sectional views according to a process sequence to explain a method for manufacturing an LDMOS according to the present invention.
도 4를 참조하면, P형의 반도체 기판(51) 표면에, 약 1000Å 정도 두께의 열산화막을 성장시켜 패드산화막(52)을 형성한다. 계속해서, 후속공정시의 얼라인을 위해 약 500Å 정도의 패드산화막(52)을 식각한 후, 사진공정을 이용하여 N웰이 형성될 영역을 한정한 다음, 상기 한정된 영역에 N형의 불순물을 고농도로 이온주입한 후 소정의 열처리를 통해 상기 불순물을 확산시켜 N웰(53)을 형성한다.Referring to FIG. 4, a pad oxide film 52 is formed by growing a thermal oxide film having a thickness of about 1000 GPa on a surface of a P-type semiconductor substrate 51. Subsequently, after etching the pad oxide film 52 of about 500 mV for alignment in a subsequent process, the region where the N well is to be formed is defined using a photographic process, and then the N-type impurity is added to the limited region. After implanting ions at a high concentration, the impurities are diffused through a predetermined heat treatment to form the N well 53.
도 5를 참조하면, N웰(53)이 형성된 반도체 기판(51) 상에 통상의 사진공정을 실시하여 P 바디영역이 형성될 영역을 한정하고, P형의 불순물을 이온주입한 후, 통상의 사진공정을 실시하여 P형의 불순물영역이 형성될 영역을 한정하고, P형의 불순물을 이온주입한 다음, 열처리를 실시한다.Referring to FIG. 5, a photolithography process is performed on a semiconductor substrate 51 on which an N well 53 is formed to define a region where a P body region is to be formed, and ion implantation of a P-type impurity is performed. The photolithography process is performed to define the region where the P-type impurity region is to be formed, ion-implant the P-type impurity, and then perform heat treatment.
이 열처리 공정에 의해 상기 반도체기판(51)에는 P형의 바디영역(55)이 형성되고, 상기 N웰(53) 내에는 P형 불순물영역(57)이 형성된다. N웰(53) 표면에 형성되는 상기 P형 불순물영역(57)은, 기판 표면 전류를 기판 내부로 우회시키는 역할을 하며, 형성하지 않을 수도 있다.By the heat treatment process, a P-type body region 55 is formed in the semiconductor substrate 51, and a P-type impurity region 57 is formed in the N well 53. The P-type impurity region 57 formed on the surface of the N well 53 serves to bypass the substrate surface current into the substrate and may not be formed.
도 6을 참조하면, 상기 패드산화막(52)을 제거하고, 기판(51) 표면에 열산화막을 성장시켜 게이트절연막(54)을 형성한 다음, 그 위에 절연물, 예컨대 산화물을 증착한 다음 패터닝하여 절연막(59)을 형성한다.Referring to FIG. 6, the pad oxide film 52 is removed, a thermal oxide film is grown on the surface of the substrate 51 to form a gate insulating film 54, and then an insulating material, for example, an oxide is deposited thereon and then patterned to form an insulating film. Form 59.
상기 절연막(59)은, 이후 형성될 게이트와 드레인 사이에 인가되는 역바이어스로 인해 게이트절연막(54)이 파괴되는 것을 방지하기 위해 형성하며, 소자분리공정에 의해 형성할 수도 있다.The insulating film 59 is formed to prevent the gate insulating film 54 from being destroyed due to a reverse bias applied between the gate and the drain to be formed later, and may be formed by an element isolation process.
도 7을 참조하면, 절연막(59)이 형성된 결과물 전면에 약 4,000Å 정도 두께의 폴리실리콘막을 형성한 후 통상의 사진공정을 통해 패터닝함으로써 게이트전극(61)을 형성한다. 게이트전극으로 사용되는 상기 폴리실리콘막은 불순물이 도우프된 폴리실리콘막을 사용하거나, 폴리실리콘막 형성 후 포클(POCl3)을 침적하여 도전성을 갖게한 후 사용할 수 있다.Referring to FIG. 7, a polysilicon film having a thickness of about 4,000 μs is formed on the entire surface of the resultant in which the insulating film 59 is formed, and then the gate electrode 61 is formed by patterning through a conventional photolithography process. The polysilicon film used as a gate electrode may be used by using a polysilicon film doped with an impurity or by depositing a follicle (POCl 3 ) after forming a polysilicon film to have conductivity.
계속해서, 사진공정을 통해 바이어스용 P+불순물영역을 한정하고, P형의 불순물을 고농도로 이온주입한 후, 사진공정을 실시하여 소오스 및 드레인이 형성될 영역을 한정하고 N형의 불순물을 고농도로 이온주입한 다음, 열처리를 실시한다. 이 열처리 공정에 의해 상기 P 바디영역(55) 내에는 P+불순물영역(63)과 N+소오스(65')가 형성되고, N웰(53) 내에는 N+드레인(65)이 형성된다.Subsequently, the biasing P + impurity region is defined through the photolithography process, the ion implantation of P-type impurities is carried out at high concentration, and the photolithography process is performed to define the region where the source and drain are to be formed and the high concentration of N-type impurities is After ion implantation, heat treatment is performed. Is in the P body region 55 by the heat treatment step is P + impurity region is formed (63) and N + source 65 ', is in the N-well 53 is formed in the N + drain (65).
도 8을 참조하면, 소오스(65') 및 드레인(65)이 형성된 상기 기판의 뒷면에 N형의 불순물을 고농도로 주입하고 확산시켜 소정 깊이를 갖는 N+불순물층(69)을 형성함으로써, 상기 기판(51)과 P-N 다이오드를 구성하는 N+불순물층(69)을 형성한다. 이때, 도시된 바와 같이 N+불순물층(69) 형성 전, 기판 뒷면에 P형의 불순물을 이온주입하고 확산시켜, 기판(51)과 N+불순물층(69) 사이에 위치하는 P형의 불순물층(67)을 더 형성할 수 있다.8, by by injecting a high concentration and diffusion of impurities of the N type to the back of the substrate is formed of a source 65 'and drain 65 form the N + impurity layer 69 having a predetermined depth, the An N + impurity layer 69 constituting the substrate 51 and the PN diode is formed. At this time, as shown, before forming the N + impurity layer 69, P-type impurities are ion-implanted and diffused on the back surface of the substrate to form a P-type impurity located between the substrate 51 and the N + impurity layer 69. Layer 67 may be further formed.
상기 P형의 불순물층(67)은 상기 기판(51)과 N+불순물층(69)으로 구성되는 다이오드의 브레이크 다운 전압을 감소시키기 위해 형성하며, 상기 P형의 불순물층(67)의 농도는 LDMOS 보다 P-N 다이오드의 브레이크 다운 전압이 낮게 되도록 결정한다. 즉, 예를 들어 P_기판(51)과 N+불순물층(69)으로 구성된 P_-N+다이오드의 브레이크 다운 전압이 LDMOS 소자보다 높을 경우, 기판(51)과 N+불순물층(69) 사이에 P형의 불순물층(67)을 더 형성하여 다이오드의 브레이크 다운 전압을 감소시킨다.The P-type impurity layer 67 is formed to reduce the breakdown voltage of the diode composed of the substrate 51 and the N + impurity layer 69, and the concentration of the P-type impurity layer 67 is Determine that the breakdown voltage of the PN diode is lower than that of LDMOS. That is, for example _ P substrate 51 and N + impurity layer consisting of 69 P _ If the breakdown voltage of the diode is higher than the + -N LDMOS device, the substrate 51 and the N + impurity layer 69 A P-type impurity layer 67 is further formed in between to reduce the breakdown voltage of the diode.
계속해서, N+불순물층(69)이 형성된 결과물 전면에 산화막을 침적하여 층간절연막(61)을 형성한 후, 사진공정을 통해 패터닝함으로써 P+불순물영역(63)과 N+소오스(65'), N+드레인(65) 일부를 노출시키는 콘택홀을 형성한다.Subsequently, an oxide film is deposited on the entire surface of the resultant product on which the N + impurity layer 69 is formed to form an interlayer insulating film 61, and then patterned through a photolithography process to form the P + impurity region 63 and the N + source 65 '. , A contact hole exposing a portion of the N + drain 65 is formed.
도 9를 참조하면, 상기 결과물의 전면에 금속막을 증착한 다음, 이 금속막을 패터닝함으로써, 상기 콘택홀을 통해 P+불순물영역(63) 및 N+소오스(65')와 전기적으로 접속되는 소오스전극(73)을 형성하고, N+드레인(65)과 전기적으로 접속되는 드레인전극(73')을 형성한다. 이후, 상기 드레인전극(73')과 상기 N+불순물층(69)을 예컨대 와이어(75)로 연결한다.Referring to FIG. 9, a metal film is deposited on the entire surface of the resultant, and then patterned, so that the source electrode is electrically connected to the P + impurity region 63 and the N + source 65 ′ through the contact hole. 73 is formed, and a drain electrode 73 'electrically connected to the N + drain 65 is formed. Thereafter, the drain electrode 73 ′ and the N + impurity layer 69 are connected by, for example, a wire 75.
상기 와이어(75)는 반도체소자 제조공정에서 이용되는 통상의 재질, 예를 들면, 알루미늄이나 금, 또는 구리 등의 재질이 사용될 수 있으며, 와이어 본딩 공정을 통해 연결할 수 있다.The wire 75 may be a conventional material used in a semiconductor device manufacturing process, for example, a material such as aluminum, gold, or copper, and may be connected through a wire bonding process.
도면과 명세서에서 최적 실시예들이 기재되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구 범위에 기재된 본 발명의 범위를 제한하기 위해 사용된 것이 아니다. 예를 들어, 본 명세서에서는 설명의 용이함을 위하여 N형의 LDMOS에 한정하여 설명하였으나 반대 도전형, 즉 P형의 LDMOS에 대해서도 본 발명이 적용될 수 있음은 물론이다.따라서, 본 발명의 권리 범위는 첨부된 특허 청구 범위의 기술적 사상에 의해 정해져야 할 것이다.The best embodiments have been described in the drawings and specification. Herein, specific terms have been used, but they are used only for the purpose of illustrating the present invention and are not used to limit the scope of the present invention as defined in the meaning or claims. For example, in the present specification, for ease of description, the present invention is limited to the N-type LDMOS, but the present invention can be applied to the opposite-conductive type, i.e., the P-type LDMOS. It should be determined by the technical spirit of the appended claims.
상술한 본 발명에 의한 전력용 반도체 소자 및 그 제조방법에 의하면, 기판 하부에 LDMOS 보다 브레이크 다운 전압이 작은 P-N 다이오드를 형성하고, 드레인전극과 P-N 다이오드의 N영역을 연결한다. 따라서, 드레인전극에 과도한 전압이 인가되면, LDMOS 소자의 브레이크 다운이 발생되기 전에 기판 하부에 형성된 P-N 다이오드의 브레이크 다운이 먼저 발생된다. 그 결과, 기판 표면이 아닌 기판 내부에서 과전류가 발생되고 이로인한 열 또한 기판 내부에서 발생되어 LDMOS 소자의 신뢰성이 개선된다.According to the power semiconductor device and the manufacturing method thereof according to the present invention described above, a P-N diode having a breakdown voltage lower than that of an LDMOS is formed under the substrate, and the drain electrode is connected to the N region of the P-N diode. Therefore, when excessive voltage is applied to the drain electrode, breakdown of the P-N diode formed under the substrate occurs first before breakdown of the LDMOS device occurs. As a result, overcurrent is generated not in the substrate surface but in the substrate, and thus heat is generated in the substrate, thereby improving the reliability of the LDMOS device.
Claims (11)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980022934A KR20000002262A (en) | 1998-06-18 | 1998-06-18 | Semiconductor apparatus for electric power and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980022934A KR20000002262A (en) | 1998-06-18 | 1998-06-18 | Semiconductor apparatus for electric power and manufacturing method thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000002262A true KR20000002262A (en) | 2000-01-15 |
Family
ID=19539921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980022934A KR20000002262A (en) | 1998-06-18 | 1998-06-18 | Semiconductor apparatus for electric power and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000002262A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486512B2 (en) | 2000-04-12 | 2002-11-26 | Fairchild Korea Semiconductor Ltd. | Power semiconductor device having high breakdown voltage and method for fabricating the same |
| KR100731054B1 (en) * | 2005-10-28 | 2007-06-22 | 동부일렉트로닉스 주식회사 | semiconductor device for using power and method for manufacturing the same |
-
1998
- 1998-06-18 KR KR1019980022934A patent/KR20000002262A/en not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486512B2 (en) | 2000-04-12 | 2002-11-26 | Fairchild Korea Semiconductor Ltd. | Power semiconductor device having high breakdown voltage and method for fabricating the same |
| KR100731054B1 (en) * | 2005-10-28 | 2007-06-22 | 동부일렉트로닉스 주식회사 | semiconductor device for using power and method for manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6713794B2 (en) | Lateral semiconductor device | |
| JP3158738B2 (en) | High breakdown voltage MIS field-effect transistor and semiconductor integrated circuit | |
| US6091086A (en) | Reverse blocking IGBT | |
| US7863678B2 (en) | Insulated-gate field-effect transistor | |
| JP3417013B2 (en) | Insulated gate bipolar transistor | |
| JPH09219512A (en) | Mos field-effect transistor and manufacture thereof | |
| JPH06291311A (en) | High-voltage transistor | |
| US5777367A (en) | Integrated structure active clamp for the protection of power devices against overvoltages | |
| JP5191885B2 (en) | Semiconductor device and manufacturing method | |
| JPH06196705A (en) | Reverse-current carrying type insulated gate bipolar transistor and manufacture thereof | |
| JPS6137796B2 (en) | ||
| US6252279B1 (en) | DMOS transistor having a high reliability and a method for fabricating the same | |
| US7282763B2 (en) | Field effect transistor formed on an insulating substrate and integrated circuit thereof | |
| KR100301071B1 (en) | DMOS transistor and method for manufacturing thereof | |
| JPH08274321A (en) | Semiconductor device | |
| EP0253353A2 (en) | Composite semiconductor device | |
| US5051808A (en) | Semiconductor device with low inductance of wirings connecting individual elements of the device | |
| KR100518506B1 (en) | Trench gate power mos device and fabricating method therefor | |
| JPS63177473A (en) | Vertical-type mosfet | |
| KR20000002262A (en) | Semiconductor apparatus for electric power and manufacturing method thereof | |
| KR100492981B1 (en) | Lateral double diffusion MOS transistor and manufacturing method thereof | |
| KR100660917B1 (en) | Ldmos | |
| US6727527B1 (en) | Reverse blocking IGBT | |
| KR100498406B1 (en) | Power mos device having trench gate and fabricating method therefor | |
| JP2003332577A (en) | Semiconductor device and its manufacturing method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| WITN | Withdrawal due to no request for examination |