KR100498406B1 - Power mos device having trench gate and fabricating method therefor - Google Patents

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Abstract

게이트와 소오스 간의 절연 내압을 증가시킬 수 있으며, 입력 커패시턴스를 감소시킬 수 있는 트랜치 게이트형 전력용 모스(MOS) 소자 및 그 제조방법에 관해 기재하고 있다. 이는, 셀과 셀 즉, 트랜치와 트랜치가 교차되는 부분에 형성되는 소오스 배선층 일부를 제거하고, 게이트 배선층이 형성되있는 트랜치 아래에, 게이트 도전층과 동일한 도전형의 불순물이 주입된 고농도 불순물층을 형성한 것을 특징으로 한다. 이에 의해, 트랜치가 교차되는 부분에서 트랜치가 부분적으로 매립되어 발생되는 게이트-소오스 간의 절연내압 감소를 방지함은 물론, 게이트와 소오스 사이에 기생적으로 존재하는 입력 커패시턴스 성분을 감소시킬 수 있다. 또한, 게이트 도전층으로부터 베이스영역쪽으로 누설전류가 흐르는 것을 방지할 수 있다. It describes a trench gate type MOS device capable of increasing the breakdown voltage between the gate and the source and reducing the input capacitance, and a method of manufacturing the same. This removes a portion of the source wiring layer formed in the cell and the cell, that is, the portion where the trench and the trench intersect, and forms a high concentration impurity layer implanted with the same conductivity type impurity as the gate conductive layer under the trench in which the gate wiring layer is formed. It is characterized by one. As a result, it is possible to prevent the decrease in dielectric breakdown voltage between the gate and the source caused by partially filling the trench at the intersection portion of the trench, and to reduce the input capacitance component that is parasitically present between the gate and the source. In addition, it is possible to prevent the leakage current from flowing from the gate conductive layer toward the base region.

Description

트랜치 게이트형 전력용 모스(ＭＯＳ) 소자 및 그 제조방법{Power MOS device having trench gate and fabricating method therefor}Trench gate type MOS device and its manufacturing method {Power MOS device having trench gate and fabricating method therefor}

본 발명은 전력용 소자 및 그 제조방법에 관한 것으로, 특히 게이트와 소오스 간의 절연 내압을 증가시킬 수 있으며, 입력 커패시턴스를 감소시킬 수 있는 트랜치 게이트형 MOSFET 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power device and a method for manufacturing the same, and more particularly, to a trench gate MOSFET and a method for manufacturing the same, which can increase the insulation breakdown voltage between the gate and the source, and can reduce the input capacitance.

일반적으로 사용되는 전력용 MOSFET은 바이폴라 트랜지스터에 비해, 첫째 높은 입력 임피던스를 가지기 때문에 게이트 구동 회로가 매우 간단하고, 둘째, 유니폴라(unipolar) 소자이기 때문에 소자가 턴-오프 되는 동안 소수캐리어에 의한 축적 또는 재결합에 의해 발생되는 시간지연이 없는 등의 장점을 가지고 있다. 따라서, 스위칭 모드 파우어 서플라이(switching mode power supply), 램프 발라스트(lamp ballast) 및 모터 구동회로에의 사용이 점차 확산되고 있는 추세에 있다. In general, power MOSFETs have a high input impedance compared to bipolar transistors. Because of this, gate driving circuits are very simple. Second, because they are unipolar devices, they are accumulated by minority carriers while the devices are turned off. Or, there is no time delay caused by recombination. Thus, there is a growing trend for use in switching mode power supplies, lamp ballasts and motor drive circuits.

이와 같은 전력용 MOSFET 으로는 통상, 플레너 확산(planar diffusion) 기술을 이용한 DMOSFET 구조가 사용되었으나, 최근에는, 반도체 기판을 소정깊이 식각하여 트랜치를 형성하고 그 내부를 게이트 도전층으로 매립하는 트랜치 게이트형의 MOSFET 구조가 연구되고 있다. 이 트랜치 게이트형의 MOSFET 은, 단위 면적당 셀 밀도를 증가시키고 소자간의 접합 전계효과트랜지스터(JFET) 저항을 감소시킴으로써, 고집적화와 더불어 낮은 소오스-드레인 온 저항(Rds(on))을 구현할 수 있는 장점이 있다. As a power MOSFET, a DMOSFET structure using a planar diffusion technique is generally used. However, in recent years, a trench gate type in which a trench is formed by etching a semiconductor substrate to a predetermined depth and filling the inside with a gate conductive layer is formed. MOSFET structure is being studied. This trench gate MOSFET has the advantages of high integration and low source-drain on resistance (Rds (on)) by increasing cell density per unit area and reducing junction field-effect transistor (JFET) resistance between devices. have.

도 1은 종래 기술에 따라 제조된 트랜치 게이트형 MOSFET을 도시한 평면도로서, 도면부호 "21"은 소오스 콘택을, "t"는 트랜치를 각각 나타낸다. Fig. 1 is a plan view showing a trench gate type MOSFET manufactured according to the prior art, in which “21” denotes a source contact and “t” denotes a trench, respectively.

도 2는 상기 도 1에서 트랜치와 트랜치가 교차되는 부분인 2-2' 선을 잘라본 단면도이다. FIG. 2 is a cross-sectional view taken along the line 2-2 'of FIG. 1 where the trench and the trench cross each other.

도 2를 참조하여 종래 기술에 따른 트랜치 게이트형 N 채널 MOSFET 제조방법을 설명하면, 먼저, 고농도 N형의 기판(10) 상에 저농도 N형의 에피택셜층(12)을 형성하고, 에피택설층(12) 내에 P형의 베이스영역(14)과 고농도 N형의 소오스영역(16)을 선택적으로 형성한다. 계속해서, 소오스영역(16)이 형성된 상기 기판 내에 트랜치(t)를 형성한 후, 상기 트랜치 표면에 게이트 산화막(18)을 형성하고, 폴리실리콘으로 트랜치(t)를 매립하여 게이트 도전층(20)을 형성한다. 다음, 게이트 도전층(20)이 형성된 결과물 상에, 베이스영역(14)와 소오스영역(16)을 부분적으로 노출시키는 소오스 콘택(21)이 형성된 절연층(22)을 형성하고, 그 위에 금속층을 형성함으로써, 베이스영역(14) 및 소오스영역(16)과 전기적으로 접속되는 소오스전극(24)을 형성한다. Referring to FIG. 2, a method of manufacturing a trench gate N-channel MOSFET according to the related art is described. First, a low-concentration N-type epitaxial layer 12 is formed on a high-concentration N-type substrate 10, and then an epitaxial layer is formed. P-type base region 14 and high-concentration N-type source region 16 are selectively formed in (12). Subsequently, after the trench t is formed in the substrate on which the source region 16 is formed, a gate oxide film 18 is formed on the trench surface, and the trench t is filled with polysilicon to fill the gate conductive layer 20. ). Next, an insulating layer 22 having a source contact 21 for partially exposing the base region 14 and the source region 16 is formed on the resultant on which the gate conductive layer 20 is formed, and a metal layer is formed thereon. As a result, a source electrode 24 electrically connected to the base region 14 and the source region 16 is formed.

이와 같은 트랜치 게이트형 MOSFET은 언급된 바와 같이, 단위면적당 채널면적을 증가시켜 소오스-드레인 온 저항을 감소시킬 수 있으므로 전력손실을 감소시킬 수 있으나, 위와 같은 일반적인 방법에 따라 형성하게 되면 다음과 같은 문제점이 발생된다. As mentioned above, the trench gate type MOSFET can reduce the power loss because the source-drain on resistance can be reduced by increasing the channel area per unit area, but the following problems can be achieved by forming the trench gate type MOSFET as described above. Is generated.

첫째, 트랜치(t) 형성을 위한 식각공정에서 기판 표면이 손상되어 게이트도전층(20)과 소오스전극(24) 사이에 누설전류가 발생되고, 이에 의해 게이트-소오스 간의 절연내압이 감소하게 된다. 즉, 이방성 식각에 의한 트랜치 표면 손상으로 인해, 게이트 도전층(20)과 베이스영역(14) 사이에 누설전류 경로가 형성되게 되고, 베이스영역(14)이 소오스전극(24)과 전기적으로 연결되어 있으므로, 결국, 게이트 도전층(20)과 소오스전극(24) 사이에 누설전류가 발생되게 된다. 이 누설전류는 게이트도전층(20)을 고농도 N형의 불순물이 도우프된 폴리실리콘을 사용하여 형성하고, 베이스영역(14)을 P형의 불순물로 형성하는 경우 더욱 심하게 나타나게 된다. First, in the etching process for forming the trench (t), the surface of the substrate is damaged and a leakage current is generated between the gate conductive layer 20 and the source electrode 24, thereby reducing the dielectric breakdown voltage between the gate and the source. That is, due to trench surface damage by anisotropic etching, a leakage current path is formed between the gate conductive layer 20 and the base region 14, and the base region 14 is electrically connected to the source electrode 24. As a result, a leakage current is generated between the gate conductive layer 20 and the source electrode 24. This leakage current is more severe when the gate conductive layer 20 is formed using polysilicon doped with a high concentration of N-type impurities, and the base region 14 is formed of P-type impurities.

둘째, 트랜치와 트랜치가 교차되는 부분에서 트랜치가 부분적으로 매립되어 게이트-소오스 간의 절연내압이 감소된다. 이는, 도 1에 도시된 바와 같이, 트랜치와 트랜치가 교차되는 부분에서의 대각선 길이가 트랜치 폭보다

Figure pat00001
배만큼 크기 때문에 발생된다. 즉, 트랜치 매립시 트랜치가 교차되는 부분에는 폴리실리콘이 채워지지 않아 홈(A)이 형성되고, 이에 의해 소오스 전극(24)과 게이트 도전층(20) 사이의 절연내압이 감소하게 되며, 심할 경우 트랜치 내부에서 게이트가 서로 단락되는 문제가 발생된다.Second, at the intersection of the trench and the trench, the trench is partially buried to reduce the breakdown voltage between the gate and the source. That is, as shown in FIG. 1, the diagonal length at the intersection of the trench and the trench is greater than the trench width.
Figure pat00001
It occurs because it is twice as big. That is, when the trench is buried, the groove A is formed because the polysilicon is not filled in the portion where the trench intersects, thereby reducing the dielectric breakdown voltage between the source electrode 24 and the gate conductive layer 20. The problem is that the gates are shorted with each other inside the trench.

본 발명이 이루고자 하는 기술적 과제는, 게이트와 소오스 간의 절연내압 감소가 방지된 트랜치 게이트형 전력용 모스(MOS) 소자를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a trench gate type MOS device in which the dielectric breakdown voltage between the gate and the source is prevented.

본 발명이 이루고자 하는 또 다른 기술적 과제는, 상기 트랜치 게이트형 전력용 모스 소자 제조에 적합한 제조방법을 제공하는 것이다.Another object of the present invention is to provide a manufacturing method suitable for manufacturing the trench gate type MOS device for power.

상기 과제를 이루기 위한 본 발명에 따른 트랜치 게이트형 전력용 모스 소자는, 제1 도전형의 반도체 기판과, 상기 반도체 기판 내에 형성된 제2 도전형의 베이스영역과, 상기 베이스영역 내에 형성되고 상기 기판과는 반대되는 면에 형성된 고농도 제1 도전형의 소오스영역과, 상기 소오스영역과 베이스영역을 관통하여 형성되고, 상기 기판 표면에 소정깊이로 형성되며, 제1 방향 및 이와 교차되는 제2 방향으로 형성되어 각각의 셀을 정의하는 트랜치와, 상기 트랜치 표면에 형성된 게이트 절연막과, 상기 게이트 절연막 상에, 상기 트랜치를 매립하도록 형성된 게이트 도전층과, 소오스영역과 베이스영역이 형성된 상기 기판 표면과 게이트 도전층 상에 형성되고, 그 내부에 소오스 콘택 및 게이트 콘택이 형성되어 있는 층간절연층과, 상기 층간절연층 상에 형성되고, 소오스 콘택을 통해 상기 소오스영역과 전기적으로 접속되며, 트랜치와 트랜치가 교차되는 부분에서 그 일부가 제거되어 상기 층간절연층을 부분적으로 노출시키는 소오스 배선층을 구비한다.The trench gate type MOS device according to the present invention for achieving the above object comprises a first conductive semiconductor substrate, a second conductive base region formed in the semiconductor substrate, and formed in the base region, Is formed through the highly conductive first conductivity type source region, the source region and the base region formed on the opposite side, and formed in a predetermined depth on the surface of the substrate, and formed in a first direction and a second direction crossing the same; A trench defining each cell, a gate insulating film formed on the trench surface, a gate conductive layer formed on the gate insulating film to fill the trench, and a substrate surface and a gate conductive layer on which source and base regions are formed. An interlayer insulating layer formed on and having a source contact and a gate contact formed therein, and the interlayer insulating layer It is formed on, through the source contacts are connected to the source region and electrically, is partially removed from the portion where the trench and the trench crossing includes a source wiring layer to partially expose the interlayer insulating layer.

이와 같이, 트랜치와 트랜치 즉, 셀과 셀이 교차되는 부분의 트랜치 상부 소오스 배선층이 제거되어 있기 때문에, 트랜치 내부에 게이트 도전층이 채워지지 않아 발생되는 게이트-소오스 간의 누설전류를 감소시킬 수 있으며, 입력 커패시턴스 성분을 감소시킬 수 있다.As such, since the trench and the trench, that is, the trench upper source wiring layer in the portion where the cell intersects the cell, are removed, the leakage current between the gate and the source caused by not filling the gate conductive layer in the trench can be reduced. The input capacitance component can be reduced.

본 발명의 바람직한 실시예에 따르면 또한, 게이트 배선층 아래에 형성된 상기 트랜치와 인접한 부분에, 게이트 도전층과 동일한 도전형의 불순물이 주입된 고농도 불순물층을 더 구비함으로써, 트랜치 식각에 의해 손상된 트랜치 표면을 통해 게이트 도전층으로부터 누설전류가 흐르는 것이 방지될 수 있다. According to a preferred embodiment of the present invention, the trench surface damaged by the trench etching is further provided by further including a high concentration impurity layer in which impurities of the same conductivity type as the gate conductive layer are implanted in a portion adjacent to the trench formed under the gate wiring layer. Through the leakage current from the gate conductive layer can be prevented.

상기 다른 과제를 달성하기 위한 본 발명에 따른 트랜치 게이트형 전력용 모스 소자 제조방법은, 제1 도전형의 반도체 기판 내에, 제2 도전형의 불순물을 선택적으로 주입하여 베이스영역을 형성하고, 기판과 반대되는 면의 상기 베이스영역 표면에, 고농도 제1 도전형의 소오스영역을 형성한 다음, 상기 기판 표면을 선택적으로 식각하여, 상기 소오스영역과 베이스영역을 관통하는 트랜치를 형성한다. 이어서, 트랜치 표면에 게이트 절연막을 형성하고, 트랜치를 매립하는 게이트 도전층을 형성한 다음, 절연물을 증착하고 패터닝하여 그 내부에 소오스 콘택 및 게이트 콘택이 형성된 층간절연층을 형성한다. 그후, 게이트 콘택을 통해 게이트 도전층과 전기적으로 접속되는 게이트 배선층과, 소오스 콘택을 통해 상기 소오스영역 및 베이스영역과 전기적으로 접속되는 소오스 배선층를 형성하며, 소오스 배선층을 형성할 때, 트랜치와 트랜치가 교차되는 소정부분에 형성된 층간절연층을 부분적으로 노출시키도록 패터닝하는 것을 특징으로 한다. 이와 같이 함으로써 언급된 바와 같이, 게이트-소오스 간의 누설전류 및 입력 커패시턴스 성분을 감소시킬 수 있다.According to another aspect of the present invention, there is provided a trench gate type MOS device manufacturing method for forming a base region by selectively implanting impurities of a second conductivity type into a semiconductor substrate of a first conductivity type. On the surface of the base region on the opposite side, a source region having a high concentration first conductivity type is formed, and then the substrate surface is selectively etched to form a trench penetrating the source region and the base region. Subsequently, a gate insulating film is formed on the trench surface, a gate conductive layer filling the trench is formed, and an insulator is deposited and patterned to form an interlayer insulating layer having a source contact and a gate contact therein. Thereafter, a gate wiring layer electrically connected to the gate conductive layer through a gate contact is formed, and a source wiring layer electrically connected to the source region and the base region through a source contact, and when the source wiring layer is formed, the trench and the trench cross each other. And patterning the semiconductor device to partially expose the interlayer insulating layer formed on the predetermined portion. By doing so, as mentioned, the leakage current and input capacitance component between the gate and the source can be reduced.

또한, 트랜치를 형성한 후, 게이트 배선층이 형성될 부분에 형성되어 있는 트랜치 아래에 선택적으로 고농도 불순물층을 형성함으로써, 트랜치 식각에 의해 손상된 트랜치 표면을 통해 게이트 도전층으로부터 누설전류가 흐르는 것이 방지될 수 있다. Further, after forming the trench, selectively forming a high concentration impurity layer under the trench formed in the portion where the gate wiring layer is to be formed, thereby preventing leakage current from flowing through the gate conductive layer through the trench surface damaged by the trench etching. Can be.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록함과 동시에, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 이하에서 개시되는 실시예에서 어느 한 막이 다른 막 또는 기판위에 존재하는 것으로 지칭될 때, 다른 막 또는 기판 바로 위에 있을 수도 있고, 층간막이 존재할 수도 있음을 밝혀둔다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be embodied in various forms, and only the embodiments of the present invention may be completed by the present invention to those skilled in the art. It is provided to fully inform the category. In the embodiments disclosed below, when either film is referred to as being on another film or substrate, it is noted that it may be directly over the other film or substrate and an interlayer film may be present.

도 3은 본 발명의 일 실시예에 따른 트랜치 게이트형 MOSFET를 설명하기 위해 도시한 평면도로서, 도면부호 "T"는 이웃한 셀과 셀 사이에 형성되고, 게이트 도전층으로 매립되는 트랜치를, "60"은 게이트 도전층을, "GCNT"는 게이트 콘택을, "63"은 상기 게이트 콘택(GCNT)을 통해 상기 게이트 도전층(60)과 전기적으로 접속되는 게이트 배선층을, "SCNT"는 소오스 콘택을, "64"는 상기 소오스 콘택을 통해 소오스영역(도시되지 않음)과 전기적으로 접속되는 소오스 배선층을, "H"는 셀과 셀이 교차되는 부분의 상기 소오스 배선층(64) 일부가 제거된 홀을 각각 나타낸다.3 is a plan view illustrating a trench gate type MOSFET according to an embodiment of the present invention, in which reference numeral “T” is a trench formed between a neighboring cell and a cell and filled with a gate conductive layer. 60 is a gate conductive layer, "GCNT" is a gate contact, "63" is a gate wiring layer electrically connected to the gate conductive layer 60 through the gate contact GCNT, and "SCNT" is a source contact. "64" indicates a source wiring layer electrically connected to a source region (not shown) through the source contact, and "H" indicates a hole in which a portion of the source wiring layer 64 of a portion where the cell intersects the cell is removed. Respectively.

도 4는 상기 도 3의 4-4'선을, 도 5는 5-5' 선을, 도 6은 6-6' 선을 각각 잘라본 단면도들로서, 도 4 내지 도 6을 참조하여 본 발명에 따른 트랜치 게이트형 MOSFET 의 구조적 특징을 설명한다. 4 is a cross-sectional view taken along line 4-4 'of FIG. 3, line 5-5', and line 6-6 'of FIG. 6, respectively, with reference to FIGS. The structural characteristics of the trench gate MOSFET according to the present invention will be described.

고농도 제1 도전형, 예컨대 N형의 기판(50) 상에, 저농도 N형의 에피택셜층(52)이 형성되어 있으며, 상기 에피택셜층(52) 내에는 저농도 제2 도전형, 예컨대 P형의 베이스영역(54)이 형성되어 있으며, 상기 베이스영역(54) 내에는, 고농도 P형의 소오스영역(56)이 형성되어 있다. 상기 에피택셜층(52) 일 표면에 소정깊이로 트랜치(T)가 형성되어 있으며, 상기 트랜치(T) 표면에는 게이트 산화막(58)이 형성되어 있다. 상기 게이트 산화막(58) 상에 상기 트랜치(T) 일부를 매립하는 게이트 도전층(60)이 형성되어 있다. 이 게이트 도전층(60)은 도 6에 도시된 바와 같이, 게이트 콘택(GCNT) 형성을 위해 도 3에 도시된 6-6' 방향으로 길게 형성되어 있다. 상기 게이트 도전층(60) 상에는 층간절연층(62)이 형성되어 있으며, 이 층간절연층(62) 내에는 소오스 콘택(SCNT) 및 게이트 콘택(GCNT)이 형성되어 있다. 상기 층간절연층(62) 상에, 상기 게이트 배선층(63) 및 소오스 배선층(64)이 형성되어 있으며, 상기 게이트 배선층(63)은 게이트 콘택(GCNT)을 통해 상기 게이트 도전층(60)과 전기적으로 접속되고, 상기 소오스 배선층(64)은 소오스 콘택(SCNT)을 통해 상기 소오스영역(56)과 전기적으로 접속된다. 여기서, 트랜치와 트랜치가 교차되는 부분에서의 상기 소오스 배선층(64) 상기 층간절연층(62)을 부분적으로 노출시키는 홀(H)이 형성되어 있다. 또한, 도 6에 도시된 바와 같이, 게이트 배선층(63) 아래에 형성된 트랜치와 인접하여 고농도 N형의 불순물층(57)이 형성되어 있다. A low concentration N-type epitaxial layer 52 is formed on a high concentration first conductivity type, for example, an N type substrate 50, and a low concentration second conductivity type, for example, P type, is formed in the epitaxial layer 52. A base region 54 is formed, and a high concentration P-type source region 56 is formed in the base region 54. A trench T is formed on one surface of the epitaxial layer 52 at a predetermined depth, and a gate oxide layer 58 is formed on the trench T surface. A gate conductive layer 60 filling a portion of the trench T is formed on the gate oxide layer 58. As shown in FIG. 6, the gate conductive layer 60 is formed long in the 6-6 'direction shown in FIG. 3 to form the gate contact GCNT. An interlayer insulating layer 62 is formed on the gate conductive layer 60, and a source contact SCNT and a gate contact GCNT are formed in the interlayer insulating layer 62. The gate wiring layer 63 and the source wiring layer 64 are formed on the interlayer insulating layer 62, and the gate wiring layer 63 is electrically connected to the gate conductive layer 60 through a gate contact GCNT. The source wiring layer 64 is electrically connected to the source region 56 through a source contact SCNT. Here, a hole H is formed to partially expose the source wiring layer 64 and the interlayer insulating layer 62 at a portion where the trench and the trench cross each other. As shown in FIG. 6, a high concentration N-type impurity layer 57 is formed adjacent to the trench formed under the gate wiring layer 63.

이상 살펴본 바와 같이 본 발명에 따르면, 셀과 셀이 교차되는 부분의 트랜치 상부 소오스 배선층(64)이 제거되어 있기 때문에, 트랜치 내부에 게이트 도전층이 채워지지 않고 홈이 형성되어 발생되는 게이트-소오스 간의 누설전류를 감소시킬 수 있으며, 게이스와 소오스 사이에 기생적으로 존재하는 입력 커패시턴스 성분을 감소시킬 수 있다. 뿐만 아니라, 트랜치 아래에 고농도 N형의 불순물층(57)이 형성되어 있으므로, 트랜치 표면이 손상되어 게이트 도전층(60)으로부터 불순물이 베이스영역(54)으로 이동하여 발생되는 게이트-소오스 간의 누설전류를 감소시킬 수 있다. As described above, according to the present invention, since the trench upper source wiring layer 64 at the portion where the cell intersects the cell is removed, the gate-source between the trench and the gate conductive layer is not filled in the trench. Leakage current can be reduced, and parasitic input capacitance components between the gate and the source can be reduced. In addition, since the high concentration N-type impurity layer 57 is formed under the trench, the trench surface is damaged, and the leakage current between the gate and the source generated by moving impurities from the gate conductive layer 60 to the base region 54. Can be reduced.

계속해서, 도 7a 내지 도 9c를 참조하여 본 발명의 일 실시예에 따른 트랜치 게이트형 MOSFET 제조방법을 설명한다. 도 7a 내지 도 9c에서 사용된 동일 참조부호는 동일부재를 나타내며, 각 a도는 상기 도 3의 4-4'선을, 각 b도는 5-5'선을, 각 c도는 6-6'선을 잘라본 단면도들이다.Subsequently, a trench gate MOSFET manufacturing method according to an embodiment of the present invention will be described with reference to FIGS. 7A to 9C. The same reference numerals used in FIGS. 7A to 9C denote the same members, and each a diagram represents the 4-4 'line of FIG. 3, each b diagram represents the 5-5' line, and each c diagram represents the 6-6 'line. Here are the cut sections.

도 7a 내지 도 7c를 참조하면, 고농도 제1 도전형, 예컨대 N형의 반도체 기판(50) 상에, 저농도 N형의 에피택셜층(52)을 형성하고, 에피택셜층(52) 내에 제2 도전형, 예컨대 P형의 불순물과 제1 도전형의 불순물을 선택적으로 주입한 다음 어닐링함으로써, 기판과 반대되는 면의 상기 에피택셜층(52) 표면에 소정깊이를 갖는 제2 도전형의 베이스영역(54)을 형성하고, 상기 베이스영역(54) 표면에 고농도 제1 도전형의 소오스영역(56)을 형성한다. 7A to 7C, a low concentration N-type epitaxial layer 52 is formed on a high concentration first conductivity type, for example, an N-type semiconductor substrate 50, and a second layer is formed in the epitaxial layer 52. A base region of a second conductivity type having a predetermined depth on the surface of the epitaxial layer 52 on the surface opposite to the substrate by selectively implanting and then annealing a conductivity type such as a P-type impurity and a first conductivity-type impurity 54 is formed, and a high concentration first conductivity type source region 56 is formed on the surface of the base region 54.

소오스영역(56)이 형성된 상기 결과물 상에 마스크층(도시되지 않음)을 형성하고, 이를 식각마스크로 이용한 트랜치 식각공정을 통해, 상기 소오스영역(56)과 베이스영역(54)을 관통하는 트랜치(T)를 형성한 다음, 상기 트랜치(T) 표면에 게이트 절연막(58)을 형성한다. 이때, 트랜치 식각공정으로 손상된 트랜치(T) 표면을 회복시키기 위해 희생산화공정을 수행하는 것이 바람직하다.A trench penetrating the source region 56 and the base region 54 by forming a mask layer (not shown) on the resultant formed source region 56 and using a trench etching process as an etching mask. After forming T), a gate insulating layer 58 is formed on the trench T surface. At this time, it is preferable to perform a sacrificial oxidation process to recover the trench (T) surface damaged by the trench etching process.

또한, 게이트 산화막(58)을 형성하기 전, 도 7c에 도시된 바와 같이, 게이트 배선층이 형성될 부분에 형성되어 있는 트랜치 아래에 선택적으로 제1 도전형의 불순물을 고농도로 주입하여 고농도 불순물층(57)을 형성하는 것이 바람직하다. 이 고농도 불순물층(57)은 트랜치를 매립하게 될 게이트 도전층과 동일한 불순물로 형성하며, 이로부터 베이스영역(54)쪽으로 누설전류가 흐르게 되는 것을 방지할 목적으로 형성된다.In addition, before the gate oxide layer 58 is formed, as shown in FIG. 7C, an impurity of the first conductivity type may be selectively implanted at a high concentration under the trench formed in the portion where the gate wiring layer is to be formed to form a high concentration impurity layer ( 57) is preferred. The high concentration impurity layer 57 is formed of the same impurity as the gate conductive layer to fill the trench, and is formed for the purpose of preventing leakage current from flowing toward the base region 54.

도 8a 내지 도 8c를 참조하면, 게이트 절연막(58)이 형성된 결과물 상에 도전층, 예컨대 불순물이 도우프된 폴리실리콘층을 형성한 다음 패터닝하여 상기 트랜치를 매립하는 게이트 도전층(60)을 형성한다. 8A to 8C, a conductive layer, for example, a polysilicon layer doped with impurities is formed on the resultant gate insulating layer 58, and then patterned to form a gate conductive layer 60 filling the trench. do.

상기 게이트 도전층(60)이 예를 들어 N형의 불순물이 도우프된 폴리실리콘층으로 형성될 경우, 폴리실리콘층 내에 도핑되는 불순물 분포를 균일하게 하기 위해 두 번의 폴리실리콘층 증착공정과 두 번의 POCl3 침적공정을 번갈아 수행하는 것이 바람직하다. 즉, 트랜치 폭의 1/2 보다 작은 두께의 폴리실리콘을 1차로 증착한 후, POCl3 침적을 통해 N 형의 불순물을 도우프하고, 그 위에 폴리실리콘을 2차로 증착하여 상기 트랜치의 잔여부분을 채운 다음, 재차 POCl3을 침적함으로써 N형의 불순물을 게이트 도전층(60) 내에 균일하게 주입한다.When the gate conductive layer 60 is formed of, for example, a polysilicon layer doped with an N-type impurity, two polysilicon layer deposition processes and two deposition processes to uniformly distribute the doped impurities in the polysilicon layer It is preferable to alternate the POCl 3 deposition process. That is, after depositing polysilicon having a thickness smaller than 1/2 of the trench width first, doping N-type impurities through POCl 3 deposition, and depositing polysilicon on the secondary to deposit the remaining portion of the trench After filling, the N-type impurities are uniformly injected into the gate conductive layer 60 by depositing POCl 3 again.

여기에서, 상기 게이트 도전층(60)은 도 8c에 도시된 바와 같이, 트랜치를 매립하고 그 일부는 소오스영역 및 베이스영역 상부에까지 신장되도록 형성하는 것이 바람직한데, 이는, 이후 형성될 게이트 배선층과 연결될 게이트 콘택을 형성하기 위해서이다. 이때, 도 3에 도시된 바와 같이, 게이트 배선층(63)과 동일한 방향으로 신장되도록 상기 게이트 도전층(60)을 형성하는 것이 바람직하다. Here, as shown in FIG. 8C, the gate conductive layer 60 may be formed to fill the trench and extend a portion of the gate conductive layer to extend over the source region and the base region, which may be connected to the gate wiring layer to be formed later. To form a gate contact. In this case, as shown in FIG. 3, it is preferable to form the gate conductive layer 60 to extend in the same direction as the gate wiring layer 63.

도 9a 내지 도 9c를 참조하면, 게이트 도전층(60)이 형성된 결과물 전면에 절연물을 증착한 다음 패터닝하여 그 내부에 소오스 콘택(SCNT) 및 게이트 콘택(GCNT)이 형성된 층간절연층(62)을 형성한다. 층간절연층(62)이 형성된 결과물 전면에 도전물, 예컨대 금속을 증착한 다음 패터닝하여, 상기 게이트 콘택(GCNT)을 통해 상기 게이트 도전층(60)과 전기적으로 접속되는 게이트 배선층(63)과, 상기 소오스 콘택(SCNT)을 통해 상기 소오스영역(56) 및 베이스영역(54)과 전기적으로 접속되는 소오스 배선층(64)를 형성한다. 9A to 9C, an insulator is deposited on the entire surface of the resultant product on which the gate conductive layer 60 is formed, and then patterned to form an interlayer insulating layer 62 having a source contact (SCNT) and a gate contact (GCNT) formed therein. Form. A gate wiring layer 63 electrically connected to the gate conductive layer 60 through the gate contact GCNT by depositing and patterning a conductive material, such as a metal, on the entire surface of the resultant layer on which the interlayer insulating layer 62 is formed; A source wiring layer 64 is formed to be electrically connected to the source region 56 and the base region 54 through the source contact SCNT.

상기 소오스 배선층(64) 패터닝시, 도 9a에 도시된 바와 같이, 트랜치와 트랜치가 교차되는 소정부분에 형성된 소오스 배선층(64)을 함께 제거하여 상기 층간절연층(62)을 부분적으로 노출시키는 홀(H)을 형성한다. When the source wiring layer 64 is patterned, as shown in FIG. 9A, a hole for partially exposing the interlayer insulating layer 62 by removing the source wiring layer 64 formed at a predetermined portion where the trench and the trench cross. Form H).

이와 같이, 트랜치와 트랜치가 교차되는 부분에 형성된 소오스 배선층(64) 일부가 제거되어 있으므로, 트랜치가 부분적으로 매립되어 게이트-소오스 간의 절연내압이 감소되는 것이 방지될 수 있다. 뿐만 아니라, 소오스 배선층(64)의 면적이 줄어들게 되므로, 게이트와 소오스 사이에 존재하는 입력 커패시턴스(Ciss) 성분을 감소시킬 수 있다. As described above, since a portion of the source wiring layer 64 formed at the portion where the trench and the trench intersect is removed, the trench may be partially buried so that the breakdown voltage between the gate and the source may be reduced. In addition, since the area of the source wiring layer 64 is reduced, the input capacitance (Ciss) component existing between the gate and the source can be reduced.

상술한 바와 같이 본 발명에 따르면, 트랜치와 트랜치가 교차되는 부분에 형성된 소오스 배선층 일부를 제거함으로써, 상기 부분에서 트랜치가 부분적으로 매립되어 발생되는 게이트-소오스 간의 절연내압 감소를 방지할 수 있을 뿐만 아니라, 게이트와 소오스 사이에 기생적으로 존재하는 입력 커패시턴스 성분을 감소시킬 수 있다. 따라서, 전력용 모스 소자 내에 존재하는 기생 커패시턴스에 의해 발생되는 전력손실을 감소시킬 수 있다.As described above, according to the present invention, by removing a portion of the source wiring layer formed at the portion where the trench and the trench intersect, it is possible to prevent a decrease in the dielectric breakdown voltage between the gate and the source generated by partially filling the trench in the portion. Therefore, the parasitic input capacitance component between the gate and the source can be reduced. Therefore, power loss caused by parasitic capacitance present in the power MOS device can be reduced.

또한, 게이트 배선층이 형성되어 있는 트랜치 아래에 게이트 도전층과 동일한 도전형의 불순물이 주입된 고농도 불순물층을 형성함으로써, 게이트 도전층으로부터 베이스영역쪽으로 누설전류가 흐르는 것을 방지할 수 있으므로, 게이트-소오스 간의 절연내압이 감소되는 것을 방지할 수 있다.In addition, by forming a highly doped impurity layer in which impurities of the same conductivity type as the gate conductive layer are implanted under the trench in which the gate wiring layer is formed, leakage current from the gate conductive layer to the base region can be prevented. It is possible to prevent the dielectric breakdown voltage of the liver from being reduced.

도 1은 종래 기술에 따라 제조된 트랜치 게이트형 MOSFET을 도시한 평면도이다.1 is a plan view illustrating a trench gate MOSFET manufactured according to the prior art.

도 2는 상기 도 1에서 트랜치와 트랜치가 교차되는 부분인 2-2' 선을 잘라본 단면도이다. FIG. 2 is a cross-sectional view taken along the line 2-2 'of FIG. 1 where the trench and the trench cross each other.

도 3은 본 발명의 일 실시예에 따른 트랜치 게이트형 MOSFET을 도시한 평면도이다.3 is a plan view illustrating a trench gate type MOSFET according to an embodiment of the present invention.

도 4 내지 도 6은 상기 도 3의 4-4', 5-5', 및 6-6' 선을 각각 잘라본 단면도들이다.4 to 6 are cross-sectional views taken along the lines 4-4 ', 5-5', and 6-6 'of FIG. 3, respectively.

도 7a 내지 도 9c는 본 발명의 일 실시예에 따른 트랜치 게이트형 MOSFET 제조방법을 설명하기 위해 도시한 단면도들이다.7A through 9C are cross-sectional views illustrating a method of manufacturing a trench gate MOSFET according to an embodiment of the present invention.

Claims (9)

제1 도전형의 반도체 기판;A semiconductor substrate of a first conductivity type; 상기 반도체 기판 내에 형성된 제2 도전형의 베이스영역;A base region of a second conductivity type formed in the semiconductor substrate; 상기 베이스영역 내에 형성되고 상기 기판과는 반대되는 면에 형성된 고농도 제1 도전형의 소오스영역;A source region of high concentration first conductivity type formed in the base region and on a surface opposite to the substrate; 상기 소오스영역과 베이스영역을 관통하여 형성되고, 상기 기판 표면에 소정깊이로 형성되며, 제1 방향 및 이와 교차되는 제2 방향으로 형성되어 각각의 셀을 정의하는 트랜치;A trench formed through the source region and the base region, formed in a predetermined depth on the surface of the substrate, and formed in a first direction and a second direction crossing the trench to define each cell; 상기 트랜치 표면에 형성된 게이트 절연막;A gate insulating film formed on the trench surface; 상기 게이트 절연막 상에, 상기 트랜치를 매립하도록 형성된 게이트 도전층;A gate conductive layer formed on the gate insulating layer to fill the trench; 상기 게이트 도전층 아래에 형성된 상기 트랜치와 인접하여 형성된 고농도 불순물층; A high concentration impurity layer formed adjacent to the trench formed under the gate conductive layer; 소오스영역과 베이스영역이 형성된 상기 기판 표면과 게이트 도전층 상에 형성되고, 그 내부에 소오스 콘택 및 게이트 콘택이 형성되어 있는 층간절연층; An interlayer insulating layer formed on the substrate surface and the gate conductive layer having a source region and a base region formed therein, and having a source contact and a gate contact formed therein; 상기 층간절연층 상에 형성되고, 소오스 콘택을 통해 상기 소오스영역과 전기적으로 접속되며, 트랜치와 트랜치가 교차되는 부분에서 그 일부가 제거되어 상기 층간절연층을 부분적으로 노출시키는 소오스 배선층을 구비하는 것을 특징으로 하는 트랜치 게이트형 전력용 모스 소자.And a source wiring layer formed on the interlayer insulating layer, the source wiring layer being electrically connected to the source region through a source contact, and a part of which is partially removed at a portion where a trench and a trench intersect to partially expose the interlayer insulating layer. A trench gate type MOS device for power. 제1항에 있어서, 상기 게이트 도전층은 N형의 불순물이 도우프된 폴리실리콘층이고, 상기 고농도 불순물층은 N형의 불순물이 주입되어 형성된 불순물층인 것을 특징으로 하는 트랜치 게이트형 전력용 모스 소자.2. The trench gate type MOS of claim 1, wherein the gate conductive layer is a polysilicon layer doped with N-type impurities, and the high concentration impurity layer is an impurity layer formed by implanting N-type impurities. device. 제1항에 있어서, 상기 반도체 기판은, The method of claim 1, wherein the semiconductor substrate, 고농도 제1 도전형의 기판과, 상기 기판 상에 적층된 저농도 제1 도전형의 에피택셜층을 구비하고, A high concentration first conductivity type substrate and a low concentration first conductivity type epitaxial layer laminated on the substrate, 상기 베이스영역은 상기 기판과 반대되는 면의 상기 에피택셜층 내에 형성된 것을 특징으로 하는 트랜치 게이트형 전력용 모스 소자.And the base region is formed in the epitaxial layer on a surface opposite to the substrate. 제1 도전형의 반도체 기판 내에, 제2 도전형의 불순물을 선택적으로 주입하여 상기 기판 내에 소정깊이를 갖는 베이스영역을 형성하는 단계;Selectively implanting impurities of a second conductivity type into a semiconductor substrate of a first conductivity type to form a base region having a predetermined depth in the substrate; 기판과 반대되는 면의 상기 베이스영역 표면에, 고농도 제1 도전형의 소오스영역을 형성하는 단계;Forming a source region of a high concentration first conductivity type on a surface of the base region opposite to the substrate; 소오스영역이 형성된 상기 기판 표면을 선택적으로 식각하여, 상기 소오스영역과 베이스영역을 관통하는 트랜치를 형성하는 단계;Selectively etching a surface of the substrate on which a source region is formed, to form a trench penetrating the source region and the base region; 상기 트랜치 하부에 상기 트랜치와 인접하도록 고농도 불순물층을 형성하는 단계;Forming a high concentration impurity layer under the trench to be adjacent to the trench; 상기 트랜치 표면에 게이트 절연막을 형성하는 단계;Forming a gate insulating film on the trench surface; 게이트 절연막이 형성된 결과물 상에 도전층을 형성한 다음 패터닝하여, 상기 트랜치를 매립하는 게이트 도전층을 형성하는 단계;Forming a conductive layer on the resultant on which the gate insulating film is formed, and then patterning the conductive layer to form a gate conductive layer filling the trench; 게이트 도전층이 형성된 결과물 전면에 절연물을 증착한 다음 패터닝하여, 그 내부에 소오스 콘택 및 게이트 콘택이 형성된 층간절연층을 형성하는 단계; 및Depositing and patterning an insulator over the entire surface of the resultant gate conductive layer, thereby forming an interlayer insulating layer having a source contact and a gate contact formed therein; And 층간절연층이 형성된 결과물 전면에 도전물을 증착한 다음 패터닝하여, 상기 게이트 콘택을 통해 상기 게이트 도전층과 전기적으로 접속되는 게이트 배선층과, 상기 소오스 콘택을 통해 상기 소오스영역 및 베이스영역과 전기적으로 접속되는 소오스 배선층를 형성하는 단계를 구비하고,A conductive material is deposited on the entire surface of the resultant layer on which the interlayer insulating layer is formed, and then patterned, and a gate wiring layer electrically connected to the gate conductive layer through the gate contact, and electrically connected to the source region and the base region through the source contact. Forming a source wiring layer to be formed, 소오스 배선층을 형성하는 상기 단계는 트랜치와 트랜치가 교차되는 소정부분에 형성된 상기 층간절연층을 부분적으로 노출시키도록 패터닝하는 단계를 구비하는 것을 특징으로 하는 트랜치 게이트형 전력용 모스 소자 제조방법.And forming a source wiring layer to pattern the semiconductor substrate to partially expose the interlayer insulating layer formed at a predetermined portion where the trench and the trench intersect with each other. 제4항에 있어서, 고농도 불순물층을 형성하는 상기 단계는, The method of claim 4, wherein the forming of the high concentration impurity layer comprises: 트랜치를 매립하게 될 게이트 도전층으로부터 불순물이 주입되는 것을 방지할 수 있는 도전형의 불순물을 주입하여 형성하는 것을 특징으로 하는 트랜치 게이트형 전력용 모스 소자 제조방법.A method for manufacturing a trench gate type MOS device for forming a trench gate power, comprising implanting an impurity of a conductive type capable of preventing an impurity from being injected from a gate conductive layer to be filled with a trench. 제4항에 있어서, 게이트 도전층을 형성하는 상기 단계는, The method of claim 4, wherein the forming of the gate conductive layer comprises: 트랜치 폭의 1/2 보다 작은 두께의 폴리실리콘을 증착하여 제1 폴리실리콘층을 형성하는 단계;Depositing polysilicon having a thickness less than half the trench width to form a first polysilicon layer; 상기 제1 폴리실리콘층 상에 포클(POCl3)을 침적하여 상기 제1 폴리실리콘층 내로 N 형의 불순물을 도우프하는 단계;Doping N-type impurities into the first polysilicon layer by depositing a fockle (POCl3) on the first polysilicon layer; 불순물이 도우프된 제1 폴리실리콘층 상에, 상기 트랜치의 잔여부분을 채우도록 제2 폴리실리콘층을 형성하는 단계; 및Forming a second polysilicon layer on the first polysilicon layer doped with impurities to fill the remainder of the trench; And 상기 제2 폴리실리콘층 상에 포클을 침적하여 상기 제2 폴리실리콘층 내로 N형의 불순물을 도우프하는 단계를 구비하는 것을 특징으로 하는 트랜치 게이트형 전력용 모스 소자 제조방법.Depositing a fork on the second polysilicon layer to dope an N-type impurity into the second polysilicon layer. 제4항에 있어서, 트랜치를 형성하는 상기 단계 후,The method of claim 4, wherein after the step of forming a trench, 트랜치 식각공정으로 손상된 트랜치 표면을 회복시키기 위한 희생산화공정을 더 구비하는 것을 특징으로 하는 트랜치 게이트형 전력용 모스 소자 제조방법.A method of manufacturing a trench gate-type power MOS device, further comprising a sacrificial oxidation process for recovering a trench surface damaged by a trench etching process. 제4항에 있어서, 게이트 도전층을 형성하는 상기 단계는, The method of claim 4, wherein the forming of the gate conductive layer comprises: 상기 게이트 도전층을 게이트 배선층과 전기적으로 접속시키는 게이트 콘택이 형성될 수 있도록, 게이트 배선층과 동일한 방향으로 신장시켜 형성하는 것을 특징으로 하는 트랜치 게이트형 전력용 모스 소자 제조방법.And forming the gate contact for electrically connecting the gate conductive layer to the gate wiring layer in the same direction as the gate wiring layer. 제4항에 있어서, 게이트 배선층 및 소오스 배선층을 형성하는 상기 단계는,The method of claim 4, wherein the forming of the gate wiring layer and the source wiring layer comprises: 알루미늄을 증착하는 단계; 및Depositing aluminum; And 소오스영역 및 베이스영역과 오믹(ohmic) 접촉이 되도록 합금공정을 진행하는 단계를 구비하는 것을 특징으로 하는 트랜치 게이트형 전력용 모스 소자 제조방법.And a step of performing an alloying process to make ohmic contact with the source region and the base region.
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JPH02100370A (en) * 1988-10-07 1990-04-12 Fuji Electric Co Ltd Manufacture of vertical mosfet device
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