KR20000001081A - 반도체소자의 트랜지스터 형성방법 - Google Patents

반도체소자의 트랜지스터 형성방법 Download PDF

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Abstract

본 발명은 트랜지스터를 제조하는 방법에 관한 것으로서, 특히, 반도체기판상에 게이트산화막, 폴리실리게이트막을 적층한 게이트의 양측면에 스페이서막을 형성하는 트랜지스터에서, 상기 폴리실리게이트막과 반도체기판의 소오스/드레인 상에 티타늄막을 적층하여 어닐링으로 폴리실리게이트막과 반응하여 티타늄실리사이드막을 형성하는 단계와; 상기 단계 후에 상기 티타늄실리사이드막 상에 잔류된 티타늄막과 양측면에 있는 스페이서막을 제거하는 단계와; 상기 단계 후에 게이트의 티타늄실리사이드막 및 반도체기판의 소오스/드레인 상에 실리콘나이트라이드막을 적층하는 단계와; 상기 단계 후에 실리콘나이트라이드막 상에 절연막을 적층하여 이 절연막에 CMP연마로 평탄화하는 단계로 이루어진 반도체소자의 트랜지스터형성방법인 바, 소오스/드레인간의 단락을 효율적으로 방지하고, LDD영역의 저항을 낮추어서 소자의 성능을 향상시키며, 제1절연층으로서 실리콘나이트라이드막을 사용하므로 수소의 디퓨젼을 막아서 소자의 열화를 방지하도록 하는 매우 유용하고 효과적인 발명이다.

Description

반도체소자의 트랜지스터형성방법
본 발명은 반도체소자에서 트랜지스터를 형성하는 방법에 관한 것으로, 특히, 트랜지스터의 게이트 좌,우 양측에 형성된 스페이서막을 제거한 후에 게이트 상에 실리콘나이트라이드막과 HDP산화막을 순차적으로 적층하여 CMP연마로 평탄화하여 소오스/드레인간의 단락을 방지하고, LDD영역의 저항을 낮추어서 소자의 성능을 향상시키도록 하는 반도체소자의 트랜지스터형성방법에 관한 것이다.
일반적으로, 모스페트 전계효과트랜지스터(MOSFET TR)는 전계효과 트랜지스터중에 절연막을 산화막으로 형성시킨 대표적인 절연게이트형 트랜지스터로서, 반도체기판에 도핑이 낮게되는 영역을 이용하여 반도체소자의 동작전압을 향상시킬 목적으로 LDD영역(Lightly Doped Drain)을 형성하게 된다.
도 1은 일반적인 종래의 반도체소자에서 트랜지스터의 단면을 보인 도면으로서, 종래의 트랜지스터의 형성과정을 살펴 보도록 한다.
우선, 도 1에 도시된 바와 같이, 반도체기판(1)에 게이트산화막(2), 폴리실리게이트막(5) 및 타타늄막(6)을 순차적으로 적층하고, 그 위에 감광막을 적층하여 식각을 통하여 불필요한 부분을 제거한후 게이트전극을 형성하도록 한다.
그리고, 상기 게이트전극의 좌,우 양측에 있는 반도체기판(1) 상에 LDD영역을 형성한 후에 게이트전극 상부에 산화막을 적층하여 식각을 통하여 게이트전극의 좌,우측에 스페이서막(7)을 라운딩형상으로 형성하도록 한다.
그 후에 반도체기판(1)상의 LDD영역에 이온을 주입하여 소오스(Source)(2)/드레인(Drain)(3)을 형성하고, 계속하여 게이트전극의 폴리실리게이트(5) 상에 적층된 티타늄막(6)을 어닐링을 통하여 티타늄실리사이드막(6)으로 형성시키고, 이 티타늄실리사이드막(6)상에 TEOS막/O3-BPSG막/TEOS막으로 이루어진 다층절연막(8)을 순차적으로 적층시키고서 화학기계적연마(CMP, Chemical Mechanical Polishing)로 이 다층절연막(8)을 연마하고, 그 후의 연속된 다른 공정을 진행하도록 한다.
그런데, 상기한 바와 같이, 종래의 트랜지스터의 구조는 LDD영역의 구조가 완전하게 게이트에 오버랩되지 않으므로 LDD영역의 저항값이 높게 유지되고, 이로 인하여 통과전류값이 낮아지게 되어 전류의 흐름이 원활하지 못할 뿐만아니라 빽엔드(Back-End)공정에서 발생할 수 있는 수소의 확산을 차단하지 못하여 반도체소자의 열화를 가져오는 문제점을 지니고 있었다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 트랜지스터의 게이트 좌,우 양측에 형성된 스페이서막을 제거한 후에 게이트 상에 실리콘나이트라이드막과 HDP산화막을 순차적으로 적층하여 CMP연마를 수행하므로 소오스/드레인간의 단락을 방지하고, LDD영역의 저항을 낮추어서 소자의 성능을 향상시키도록 하는 것이 목적이다.
도 1은 종래의 일반적인 반도체소자에서 트랜지스터의 구성을 보인 도면.
도 2 내지 도 6은 본 발명에 따른 트랜지스터를 형성하는 방법을 순차적으로 보인 도면.
-도면의 주요부분에 대한 부호의 설명-
10 : 반도체기판 20 : 게이트산화막
30 : 폴리실리콘막 40 : 소오스
45 : 드레인 50 : 스페이서막
60 : 티타늄막 65 : 티타늄실리사이드막
70 : 실리콘나이트라이드막 80 : 절연막
이러한 목적은 폴리실리게이트막과 반도체기판의 소오스/드레인 상에 티타늄막을 적층하여 어닐링으로 폴리실리게이트막과 반응하여 티타늄실리사이드막을 형성하는 단계와; 상기 단계 후에 상기 티타늄실리사이드막 상에 잔류된 티타늄막과 스페이서막을 제거하는 단계와; 상기 단계 후에 게이트의 티타늄실리사이드막 및 반도체기판의 소오스/드레인 상에 실리콘나이트라이드막을 적층하는 단계와; 상기 단계 후에 실리콘나이트라이드막 상에 절연막을 적층하여 이 절연막에 CMP연마로 평탄화하는 단계로 이루어진 반도체소자의 트랜지스터형성방법을 제공함으로써 달성된다.
그리고, 상기 스페이서막을 TiN으로 형성하고, 이 스페이서막의 두께는 1000 ∼1200Å으로 형성하는 것이 바람직하고, 상기 티타늄막의 두께는 400 ∼ 500Å으로 증착하고, 이 티타늄막을 어닐링하는 조건은 RTP공정으로 질소가스 분위기에서 720℃, 20초동안 어닐링하는 것이 바람직하다.
또한, 상기 티타늄막 및 스페이서막에서 불필요한 부분을 제거한 후에 상기 티타늄실리사이드막을 RTP공정으로 850℃에서 20초간 어닐링하는 것이 바람직하고, 상기 실리콘나이트라이드막은 LPCVD법으로 1000 ∼ 2000Å의 두께로 형성되도록 한다.
이하, 첨부한 도면에 의거하여 본 발명의 공정에 대하여 상세히 설명한다.
우선, 도 2는 반도체기판(10)상에 게이트산화막(20)을 성장시키고, 그 게이트산화막(20) 상에 폴리실리콘으로 된 폴리실리게이트막(30)을 증착하고, 폴리마스크로 게이트패턴을 형성한 후에 반도체기판(10) 상에 이온을 주입하여 LDD영역을 형성하고, 티타늄나이트라이드막(TiN)을 1000 ∼1200Å의 두께로 증착하여 식각을 통하여 스페이서막(50)을 형성시키며, 계속하여 LDD영역에 이온을 주입하여 소오스(40)/드레인(45)을 형성시키는 상태를 도시하고 있다.
이때, 상기 스페이서막(50)을 TiN으로 형성하게 되면, 게이트전극에서 소오스(40)/드레인(45)으로 이동하는 전류의 흐름을 원활하게 유지하는 역할을 한다.
그리고, 도 3은 게이트패턴의 폴리실리게이트막(30), 스페이서막(50) 및 소오스(40)/드레인(45)상에 티타늄막(60)을 400 ∼ 500Å의 두께로 증착하도록 하고, RTP공정(Rapid Thermal Processing)으로 질소가스 분위기에서 720℃, 20초동안 어닐링하여 폴리실리게이트막(5)과 소오스(40)/드레인(45) 상에 티타늄실리사이드막(65)을 형성하는 상태를 도시하고 있다.
또한, 도 4는 티타늄나이트라이드 스페이서막(50)과 잔류되어 있는 티타늄막(60)을 습식식각으로 제거하고, 상기 티타늄실리사이드막(65)의 저항을 낮추고 안정화시키기 위하여 티타늄실리사이드막(65)을 RTP공정으로 850℃에서 20초간 어닐링한 상태를 도시하고 있다.
그리고, 도 5는 계속하여 게이트패턴상에 제1절연층 역할을 하는 실리콘나이트라이드막(70)을 LPCVD법(저압화학기상증착법)으로 1000 ∼ 2000Å의 두께로 형성한 상태를 도시하고 있다.
한편, 도 6은 상기 실리콘나이트라이드막(70) 상에 HDP산화막(High Density Plasma Oxide)으로 된 제2의 절연막(80)을 적층하고 소자의 평탄화를 위하여 CMP공정(화학기계적연마)를 수행한 상태를 도시하고 있다.
이때, 상기 제1절연층으로 사용되는 실리콘나이트라이드막(70)은 구조가 치밀하여 Back-End 공정에서 발생하는 수소의 디퓨젼을 막아 반도체소자의 열화를 방지하며, 게이트의 전계(Electric Field)를 LDD영역으로 전달할 수 있어 LDD영역의 저항값을 줄일 수 있어 소자의 성능을 크게 향상시키는 역할을 하게 된다.
따라서, 상기한 바와 같이 본 발명에 따른 트랜지스터 형성방법을 이용하게 되면, 트랜지스터의 게이트 좌,우 양측에 형성된 스페이서막을 제거한 후에 게이트 상에 실리콘나이트라이드막과 HDP산화막을 순차적으로 적층하여 CMP연마를 수행하므로 게이트의 스페이서막이 없어지므로 인하여 소오스/드레인간의 단락을 효율적으로 방지하고, LDD영역의 저항을 낮추어서 소자의 성능을 향상시키며, 제1절연층으로서 실리콘나이트라이드막을 사용하므로 수소의 디퓨젼을 막아서 소자의 열화를 방지하도록 하는 매우 유용하고 효과적인 발명이다.

Claims (5)

  1. 반도체기판상에 게이트산화막 및 게이트전극을 패터닝한 후 상기 게이트산화막 및 게이트전극의 양측면에 스페이서막을 형성하는 단계와;
    상기 단계 후에 소오스/드레인영역에 이온을 주입하는 단계와;
    상기 단계 후에 폴리실리게이트막과 반도체기판의 소오스/드레인 상에 티타늄막을 적층한 후 어닐링하여 티타늄실리사이드막을 형성하는 단계와;
    상기 단계 후에 상기 티타늄실리사이드막상의 잔류 티타늄막과 스페이서막을 식각하여 제거하는 단계와;
    상기 단계 후에 상기 결과물 전면 상에 실리콘나이트라이드막을 적층하는 단계와;
    상기 단계 후에 실리콘나이트라이드막 상에 절연막을 적층한 후 이 절연막을 CMP연마로 평탄화하는 단계로 이루어진 것을 특징으로 하는 반도체소자의 트랜지스터형성방법.
  2. 제 1 항에 있어서, 상기 스페이서막을 TiN으로 형성하고, 이 스페이서막의 두께는 1000 ∼1200Å인 것을 특징으로 하는 반도체소자의 트랜지스터형성방법.
  3. 제 1 항에 있어서, 상기 티타늄막의 두께는 400 ∼ 500Å으로 증착하고, 이 티타늄막을 어닐링하는 조건은 RTP공정으로 질소가스 분위기에서 720℃, 20초동안 어닐링하는 것을 특징으로 하는 반도체소자의 트랜지스터형성방법.
  4. 제 1 항에 있어서, 상기 티타늄막 및 스페이서막 제거 공정 후에 상기 티타늄실리사이드막을 RTP공정으로 850℃에서 20초간 어닐링하는 것을 특징으로 하는 반도체소자의 트랜지스터형성방법.
  5. 제 1항에 있어서, 상기 실리콘나이트라이드막은 LPCVD법으로 1000 ∼ 2000Å의 두께로 형성되는 것을 특징으로 하는 반도체소자의 트랜지스터형성방법.
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