KR19990085110A - Bonding pad interconnect multi-chip package - Google Patents
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Abstract
본 발명은 본딩패드 인터커넥트형 멀티 칩 패키지에 관한 것으로, 본 발명에서는 어퍼칩의 본딩패드를 그것과 인접한 바텀칩의 본딩패드와 와이어들로 연결하여, 어퍼칩 및 바텀칩 사이에 공통의 통전로를 형성시킴과 아울러 바텀칩의 본딩패드로부터 또 다른 와이어들을 인출하여 이를 외부전류 접속터미널, 예컨대, 내부리드들, 솔더볼들 등과 연결시키고, 어퍼칩이 자신과 외부전류 접속터미널을 연결시키는 별도의 와이어들 없이도 외부와 전기적으로 연결되도록 함으로써, 패키지의 전체적인 크기를 현저히 줄일 수 있다.The present invention relates to a bonding pad interconnect type multi-chip package, and in the present invention, a bonding pad of an upper chip is connected to the bonding pads and wires of an adjacent bottom chip, thereby providing a common conduction path between the upper chip and the bottom chip. Forming and drawing another wire from the bottom chip's bonding pad and connecting it to an external current connection terminal such as internal leads and solder balls, and separate wires to which the upper chip connects itself to the external current connection terminal. The electrical size of the package can be significantly reduced by allowing it to be electrically connected to the outside without the need.
또한, 본 발명에서는 상술한 구성을 통하여 어퍼칩 및 외부전류 접속터미널을 연결하는 와이어들의 필요성을 제거함으로써, '와이어들 스위핑', '와이어들 쇼트불량' 등의 문제점을 양호하게 해결할 수 있다.In addition, in the present invention, by eliminating the need for wires connecting the upper chip and the external current connection terminal through the above-described configuration, it is possible to satisfactorily solve the problems such as 'wire sweeping' and 'wire short shortage'.
Description
본 발명은 멀티 칩 패키지에 관한 것으로, 좀더 상세하게는 패키지의 전체적인 사이즈를 현저히 줄일 수 있는 본딩패드 인터커넥트형 멀티 칩 패키지에 관한 것이다.The present invention relates to a multi-chip package, and more particularly to a bonding pad interconnect type multi-chip package that can significantly reduce the overall size of the package.
최근 디지털 신호처리 기술이 나날이 발전함에 따라 오디오, 비디오 및 통신 시스템 등에 사용되는 논리소자의 신호처리방식이 기존의 아날로그 신호처리 방식에서 디지털 신호처리 방식으로 급격히 전환되고 있다.With the recent development of digital signal processing technology, the signal processing method of logic elements used in audio, video and communication systems is rapidly changing from the conventional analog signal processing method to the digital signal processing method.
이러한 추세에 맞추어 마이크로 소자와 같은 논리칩과 정보를 저장/재생할 수 있는 메모리칩이 하나의 실리콘 기판상에 실장되고, 이 논리칩과 메모리칩이 실리콘 기판의 내부에 형성된 회로패턴에 의해 전기적으로 연결되는 멀티 칩 패키지가 다양하게 개발되어 널리 이용되고 있다.In accordance with this trend, logic chips such as micro devices and memory chips capable of storing / reproducing information are mounted on a single silicon substrate, and the logic chips and the memory chips are electrically connected by a circuit pattern formed inside the silicon substrate. Various multi-chip packages have been developed and widely used.
이와 같은 멀티 칩 패키지는 두 개의 칩이 다이패드상에 연이어 적층된 스택형 멀티 칩 패키지, 두 칩의 배면이 다이패드를 사이에 두고 서로 마주보도록 배열된 미러형 멀티 칩 패키지등 다양한 구조를 이룰 수 있다.Such a multi-chip package can have various structures such as a stack-type multi-chip package in which two chips are stacked on a die pad, and a mirror-type multi chip package in which two chips are arranged to face each other with a die pad interposed therebetween. have.
이러한 멀티 칩 패키지의 다양한 형태는 예컨대, 미국특허공보 제 5422435 호 "스택형 멀티 칩 모듈 및 그 제조방법(Stacked multi-chip modules and method of manufacturing)"의 도 3, IEEE 1995년 5월호 p634~p640에 제안된 "아이씨 칩 스택킹에 의한 고밀도 메모리 아이씨 패키지 개발(Development of high density memory IC package by stacking IC chips)" 등에 다양하게 제시되어 있다.Various forms of such multi-chip packages are described, for example, in US Patent Publication No. 5422435 "Stacked multi-chip modules and method of manufacturing," FIG. 3, IEEE May 1995 issue p634-p640. The development of high density memory IC package by stacking IC chips is proposed in the paper.
그러나, 이러한 종래의 멀티 칩 패키지에는 구조적인 몇 가지 중대한 문제점이 있다.However, there are some structural problems with these conventional multichip packages.
예컨대, 스택형 멀티 칩 패키지는 그 구조상 윗쪽에 탑재되는 어퍼칩의 크기가 아래쪽에 탑재되는 바텀칩의 크기에 비해 작게 형성되며, 그 결과, 어퍼칩은 리드프레임의 내부리드들과 원거리를 유지할 수밖에 없기 때문에, 어퍼칩의 본딩패드 및 리드프레임의 내부리드들을 전기적으로 연결하는 외부전류 접속용 와이어들의 길이는 바텀칩의 외부전류 접속용 와이어들 길이에 비해 현저히 길어질 수밖에 없고, 이러한 원인으로 어퍼칩 외부전류 접속용 와이어들의 루프 높이 또한 높아질 수밖에 없음으로써, 결국, 전체적인 패키지의 두께가 두꺼워지는 단점이 있다.For example, the stacked multichip package has a structure in which the size of the upper chip mounted on the upper side is smaller than the size of the bottom chip mounted on the lower side. As a result, the upper chip has to maintain a long distance with the inner leads of the lead frame. Since the length of the external current connecting wires electrically connecting the bonding pads of the upper chip and the inner leads of the lead frame is significantly longer than the length of the external current connecting wires of the bottom chip, the external chip outside Since the loop height of the current connection wires also has to be increased, the thickness of the overall package becomes thick.
또한, 종래의 스택형 멀티 칩 패키지는 상술한 바와 같이, 윗쪽에 탑재되는 어퍼칩의 외부전류 접속용 와이어들이 아래쪽에 탑재되는 바텀칩의 외부전류 접속용 와이어들 보다 길기 때문에, 몰딩공정이 진행되는 경우, 성형틀 내로 밀려드는 몰드물이 외부전류 접속용 와이어들을 밀어붙이는 원인을 제공하여 와이어들 스위핑(Sweeping)현상을 촉발시킴으로써, 잦은 쇼트(Short)불량을 초래한다.In addition, the conventional stack-type multi-chip package, as described above, since the external current connection wires of the upper chip mounted on the upper side are longer than the external current connection wires of the bottom chip mounted on the lower side, the molding process is performed. In this case, the mold pushing into the mold provides a cause of pushing the external current connection wires, which triggers the wire sweeping phenomenon, resulting in frequent short defects.
다른 예로, 미러형 멀티 칩 패키지는 그 구조가 다이패드를 사이에 두고, 어퍼칩 및 바텀칩의 배면이 서로 마주보는 형상으로 이루어져, 각 칩의 본딩패드가 서로 다른 방향으로 노출되기 때문에, 다이본딩 공정과 와이어본딩 공정을 각각의 칩에 대하여 독립적으로 실시하여야 함으로써, 전체적인 공정의 수율이 현저히 저하되는 문제점을 유발한다.As another example, the mirror-type multi-chip package has a die pad sandwiched therebetween, and the upper chip and the bottom chip face each other so that the bonding pads of the chips are exposed in different directions. Since the process and the wire bonding process are to be performed independently for each chip, the overall process yield is significantly reduced.
더욱이, 이러한 미러형 멀티 칩 패키지는 미러형 본딩패드를 갖는 특별한 칩을 통해서만 구성될 수 있기 때문에, 미러형 멀티 칩 패키지를 구성하기 위해서는 이에 알맞는 별도의 규격화된 칩들을 마련하여야 한다.Moreover, since such a mirrored multi-chip package can be configured only through a special chip having a mirrored bonding pad, it is necessary to provide separate standardized chips according to the mirrored multi-chip package.
따라서, 본 발명의 목적은 어퍼칩으로부터 인출되어 리드프레임의 내부리드들과 연결되는 외부전류 접속용 와이어들의 필요성을 제거함으로써, 전체적인 패키지의 두께를 현저히 저감시키는 데 있다.Accordingly, an object of the present invention is to significantly reduce the overall thickness of the package by eliminating the need for external current connection wires drawn from the upper chip and connected to the inner leads of the lead frame.
본 발명의 다른 목적은 와이어들 스위핑 현상을 제거하여 쇼트불량 사고를 미리 방지하는 데 있다.Another object of the present invention is to eliminate the wire sweeping phenomenon to prevent a short failure accident in advance.
본 발명의 또 다른 목적은 패키지의 두께를 종래에 비해 현저히 줄이는 효과를 얻으면서, 이와 아울러 다이본딩 공정과 와이어본딩 공정이 각각의 칩에 대하여 일괄적으로 실시될 수 있도록 함으로써, 전체적인 공정의 수율을 현저히 향상시키는 데 있다.Another object of the present invention is to obtain a significant reduction in the thickness of the package compared with the conventional, while also allowing the die bonding process and the wire bonding process can be carried out collectively for each chip, thereby improving the overall process yield To improve significantly.
본 발명의 또 다른 목적은 미러형 칩과 같은 별도의 규격화된 칩 없이도, 전체적인 패키지의 크기를 현저히 저감시키는 데 있다.It is a further object of the present invention to significantly reduce the size of the overall package without the need for a separate standardized chip such as a mirrored chip.
본 발명의 다른 목적들은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해질 것이다.Other objects of the present invention will become more apparent from the following detailed description and the accompanying drawings.
도 1은 본 발명의 제 1 실시예에 따른 본딩패드 인터커넥트형 멀티 칩 패키지의 형상을 도시한 사시도.1 is a perspective view showing the shape of a bonding pad interconnect type multi-chip package according to a first embodiment of the present invention.
도 2는 도 1의 단면도.2 is a cross-sectional view of FIG.
도 3은 본 발명의 제 2 실시예에 따른 본딩패드 인터커넥트형 멀티 칩 패키지의 형상을 도시한 사시도.3 is a perspective view showing the shape of a bonding pad interconnect type multi-chip package according to a second embodiment of the present invention.
도 4는 본 발명의 제 3 실시예에 따른 본딩패드 인터커넥트형 멀티 칩 패키지의 형상을 도시한 사시도.Figure 4 is a perspective view showing the shape of the bonding pad interconnect type multi-chip package according to a third embodiment of the present invention.
도 5는 본 발명의 제 4 실시예에 따른 본딩패드 인터커넥트형 멀티 칩 패키지의 형상을 도시한 사시도.5 is a perspective view showing the shape of a bonding pad interconnect type multi-chip package according to a fourth embodiment of the present invention.
상기와 같은 목적을 달성하기 위하여 본 발명에서는 두 개의 칩을 스택형으로 적층시킨 상태에서 어퍼칩의 본딩패드를 그것과 인접한 바텀칩의 본딩패드와 와이어들로 연결하여, 어퍼칩 및 바텀칩 사이에 공통의 통전로를 형성시킴과 아울러 바텀칩의 본딩패드로부터 또 다른 와이어들을 인출하여 이를 외부전류 접속터미널, 예컨대, 내부리드들, 솔더볼들 등과 연결시킴으로써, 어퍼칩이 자신과 외부전류 접속터미널을 연결시키는 별도의 와이어들 없이도 외부와 전기적으로 연결되도록 한다.In order to achieve the above object, in the present invention, the bonding pads of the upper chip are connected with the bonding pads and wires of the bottom chip adjacent thereto while the two chips are stacked in a stacked form, between the upper chip and the bottom chip. The upper chip connects itself with the external current connection terminal by forming a common conduction path and drawing another wire from the bottom chip bonding pad and connecting it with an external current connection terminal such as internal leads and solder balls. To be electrically connected to the outside without separate wires.
이에 따라, 본 발명에서는 반도체 패키지의 전체적인 사이즈가 현저히 줄어든다.Accordingly, in the present invention, the overall size of the semiconductor package is significantly reduced.
이하, 첨부된 도면을 참조하여 본 발명에 따른 본딩패드 인터커넥트형 멀티 칩 패키지를 좀더 상세히 설명하면 다음과 같다.Hereinafter, the bonding pad interconnect type multi-chip package according to the present invention will be described in detail with reference to the accompanying drawings.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 본딩패드 인터커넥트형 멀티 칩 패키지(20)는 일례로, 두 개의 칩이 연이어 쌓여진 스택구조를 이룬다.1 and 2, the bonding pad interconnect type multi-chip package 20 according to an embodiment of the present invention, for example, forms a stack structure in which two chips are stacked in a row.
이때, 패키지(20)의 저부로 노출된 지지판, 예컨대, 다이패드(21)의 상부에는 표면이 위를 향하도록 차례로 적층된 바텀칩(23) 및 어퍼칩(24)이 배치되며, 바텀칩(23)의 상부에 위치하는 어퍼칩(24)은 후술하는 바텀칩본딩패드(200)의 배치공간이 확보될 수 있도록 바텀칩(23)보다 그 크기가 작게 형성된다.At this time, the bottom chip 23 and the upper chip 24 which are sequentially stacked so that the surface thereof faces upward are disposed on the upper side of the support plate exposed to the bottom of the package 20, for example, the die pad 21. The upper chip 24 positioned on the upper part 23 is formed to have a smaller size than the bottom chip 23 so as to secure an arrangement space of the bottom chip bonding pad 200 to be described later.
이러한 각 구조물들은 수지봉지체(26)에 의해 감싸져 외부의 충격으로부터 양호하게 보호된다.Each of these structures is wrapped by the resin encapsulation 26 to be well protected from external impact.
여기서, 다이패드(21) 및 바텀칩(23)의 사이와, 바텀칩(23) 및 어퍼칩(24)의 사이에는 접착제(22)가 개재되며, 이러한 접착제(22)는 바텀칩(23) 및 어퍼칩(24)을 다이패드(21)의 상부에 연속적으로 접착시키는 역할을 수행한다.Here, an adhesive 22 is interposed between the die pad 21 and the bottom chip 23 and between the bottom chip 23 and the upper chip 24, and the adhesive 22 is the bottom chip 23. And the upper chip 24 serves to continuously adhere to the upper portion of the die pad (21).
이때, 바텀칩(23)의 표면에는 그것의 가장자리를 따라 줄지어 나열된 다수개의 제 1 본딩패드들, 예컨대, 바텀칩본딩패드들(200)이 배치되며, 어퍼칩(24)의 표면에는 그것의 가장자리를 따라 줄지어 나열된 다수개의 제 2 본딩패드들, 예컨대, 어퍼칩본딩패드들(100)이 배치된다. 이러한 바텀칩본딩패드들(200) 및 어퍼칩본딩패드들(100)은 외부로부터 입력되는 전기적인 신호를 바텀칩(23) 및 어퍼칩(24)으로 신속히 전달하는 역할을 수행한다.In this case, a plurality of first bonding pads, for example, bottom chip bonding pads 200, are arranged on the surface of the bottom chip 23, and are arranged on the surface of the upper chip 24. A plurality of second bonding pads, eg, upper chip bonding pads 100, arranged along the edge is disposed. The bottom chip bonding pads 200 and the upper chip bonding pads 100 serve to quickly transfer electrical signals input from the outside to the bottom chip 23 and the upper chip 24.
여기서, 어퍼칩본딩패드들(100)은 자신과 인접하여 배치된 바텀칩본딩패드들(200)과 제 1 와이어들(28)에 의해 전기적으로 접속된다.Here, the upper chip bonding pads 100 are electrically connected to the bottom chip bonding pads 200 and the first wires 28 disposed adjacent to the upper chip bonding pads 100.
이러한 제 1 와이어들(28)은 서로 인접하고 있는 어퍼칩본딩패드들(100) 및 바텀칩본딩패드들(200)을 공통으로 연결하고 있기 때문에, 그 길이가 종래의 어퍼칩본딩패드들 및 내부리드들을 연결하던 외부전류 접속용 와이어들의 길이에 비해 훨씬 짧다.Since the first wires 28 connect the upper chip bonding pads 100 and the bottom chip bonding pads 200 which are adjacent to each other in common, the lengths of the first wires 28 are similar to those of the conventional upper chip bonding pads. It is much shorter than the length of the external current connection wires connecting the leads.
또한, 바텀칩본딩패드들(200)은 제 2 와이어들(27)에 의해 외부전류 접속터미널, 예컨대, 리드프레임의 내부리드들(25)과 전기적으로 접속된다. 이러한 내부리드들(25)을 통해 제 2 와이어들(27)은 외부의 회로패턴들(미도시)과 전기적으로 연결되고, 제 2 와이어들(27)을 통해 입력되는 전기적인 신호는 바텀칩본딩패드들(200)을 통해 바텀칩(23)으로 공급됨과 아울러 바텀칩본딩패드들(200)과 어퍼칩본딩패드들(100)을 서로 연결하는 제 1 와이어들(28)을 통해 어퍼칩본딩패드들(100)로 연이어 공급됨으로써, 결국, 어퍼칩(24)에까지 전달된다.In addition, the bottom chip bonding pads 200 are electrically connected to the external current connection terminal, for example, the inner leads 25 of the lead frame by the second wires 27. The second wires 27 are electrically connected to external circuit patterns (not shown) through the inner leads 25, and the electrical signals input through the second wires 27 are bottom chip bonded. The upper chip bonding pad is supplied to the bottom chip 23 through the pads 200 and through the first wires 28 connecting the bottom chip bonding pads 200 and the upper chip bonding pads 100 to each other. By successively supplying to the field 100, it is eventually delivered to the upper chip 24.
요컨대, 본 발명의 구성을 갖는 멀티 칩 패키지에서, 바텀칩(23) 및 어퍼칩(24)은 서로 인접하여 배치된 바텀칩본딩패드들(200) 및 어퍼칩본딩패드들(100)을 인터커넥트하는 제 1 와이어들(28)을 통해 연결됨으로써, 어퍼칩(24)은 별도의 외부전류 접속용 와이어들을 구비하지 않고도 자신의 구동에 필요한 외부의 전기적인 신호를 제 2 와이어들(27), 바텀칩본딩패드들(200), 제 1 와이어들(28), 어퍼칩본딩패드들(100)을 통해 신속히 전달받을 수 있으며, 그 결과, 어퍼칩(24)은 외부의 전기적인 신호를 전달받기 위하여 어퍼칩본딩패드들(100) 및 리드프레임의 내부리드들(25)을 연결하는 별도의 외부전류 접속용 와이어들을 구비하지 않아도 된다.In other words, in the multi-chip package having the configuration of the present invention, the bottom chip 23 and the upper chip 24 interconnect the bottom chip bonding pads 200 and the upper chip bonding pads 100 disposed adjacent to each other. By being connected through the first wires 28, the upper chip 24 provides the external electrical signals necessary for its own driving to the second wires 27 and the bottom chip without having separate external current connection wires. The bonding pads 200, the first wires 28, and the upper chip bonding pads 100 may be quickly transmitted, and as a result, the upper chip 24 may be upper to receive an external electrical signal. It is not necessary to provide separate external current connection wires connecting the chip bonding pads 100 and the inner leads 25 of the lead frame.
종래의 스택형 멀티 칩 패키지의 경우, 어퍼칩본딩패드들은 외부의 전기적인 신호를 어퍼칩으로 전달하기 위해 별도의 외부전류 접속용 와이어들을 통해 리드프레임의 내부리드들과 연결되었는데, 이때, 어퍼칩은 바텀칩보다 그 크기가 작아 리드프레임의 내부리드들과 원거리를 유지하였기 때문에, 리드프레임의 내부리드들과 어퍼칩본딩패드들을 연결하는 외부전류 접속용 와이어들는 그 길이가 길어질 수밖에 없었고, 그것의 루프 높이 또한 높아질 수밖에 없었으며, 결국, 칩을 수용하는 패키지의 전체적인 사이즈는 커질수밖에 없었다.In the conventional stacked multi-chip package, the upper chip bonding pads are connected to the inner leads of the lead frame through separate external current connection wires to transfer external electrical signals to the upper chip. Since the size is smaller than the bottom chip to keep the lead frame's inner lead far, the wires for external current connecting the lead lead's inner lead and the upper chip bonding pads have to be long. The loop height also had to be high, and as a result, the overall size of the package containing the chip had to increase.
그러나, 본 발명의 경우, 상술한 바와 같이, 어퍼칩본딩패드들(100)은 제 1 와이어들(28)을 통해 자신과 인접한 바텀칩본딩패드들(200)과 공통 연결되고, 이와 연결된 제 2 와이어들(27)을 통해 외부로부터 입력되는 전기적인 신호를 어퍼칩(24)으로 신속히 전달할 수 있음으로써, 내부리드들(25)을 연결하기 위한 별도의 외부전류 접속용 와이어들을 구비하지 않아도 되고, 그 결과, '와이어들이 길어지는 문제', '와이어들의 루프 높이가 커지는 문제', '패키지의 전체적인 사이즈가 커지는 문제' 등을 양호하게 해결할 수 있다.However, in the case of the present invention, as described above, the upper chip bonding pads 100 are commonly connected to the bottom chip bonding pads 200 adjacent thereto through the first wires 28 and connected to the second chip bonding pads 200. Since the electrical signals input from the outside through the wires 27 can be quickly transferred to the upper chip 24, it is not necessary to provide separate external current connection wires for connecting the inner leads 25, As a result, it is possible to satisfactorily solve the problem of 'longer wires', 'higher loop heights of wires', and 'large overall package size'.
또한, 종래의 스택형 멀티 칩 패키지의 경우, 상술한 바와 같이, 어퍼칩본딩패드들 및 내부리드들을 연결하는 외부전류 접속용 와이어들는 그 루프 높이가 비정상적으로 높았기 때문에, 통상의 몰딩공정이 진행되는 경우, 성형틀 내로 밀려드는 몰드물과 강하게 부딪혀 와이어들 스위핑 현상을 촉발시킴으로써, 잦은 쇼트불량을 초래하였다.In addition, in the conventional stacked multi-chip package, as described above, since the loop height of the external current connection wires connecting the upper chip bonding pads and the inner leads is abnormally high, the usual molding process proceeds. If so, it strongly hits the mold pushing into the mold, triggering the wire sweeping phenomenon, resulting in frequent short defects.
그러나, 본 발명의 경우, 상술한 바와 같이, 어퍼칩본딩패드들(100)은 제 2 와이어들(27), 바텀칩본딩패드들(200)과 연이어 접속된 제 1 와이어들(28)을 통해 외부의 전기적인 신호를 어퍼칩(24)으로 신속히 전달할 수 있기 때문에, 내부리드들(25)과 연결된 별도의 외부전류 접속용 와이어들을 구비할 필요가 없으며, 그 결과, 몰딩공정이 진행되더라도 성형틀로 밀려드는 몰드물과 외부전류 접속용 와이어들와의 충돌을 미리 방지할 수 있음으로써, 와이어들의 쇼트불량발생을 적절히 차단할 수 있다.However, in the present invention, as described above, the upper chip bonding pads 100 are connected to the second wires 27 and the first wires 28 connected to the bottom chip bonding pads 200 in series. Since the external electrical signal can be quickly transferred to the upper chip 24, it is not necessary to have separate external current connection wires connected to the inner leads 25, and as a result, even if the molding process proceeds, Since the collision between the mold and the external current connection wires can be prevented in advance, it is possible to appropriately block the occurrence of short defects of the wires.
한편, 종래의 미러형 멀티 칩 패키지의 경우, 각 칩의 본딩패드가 서로 다른 방향으로 노출되는 이유로, 다이본딩 공정과 와이어본딩 공정을 각각의 칩에 대하여 독립적으로 실시하여야 함으로써, 전체적인 공정의 수율이 현저히 저하되는 문제점이 유발되었다.On the other hand, in the conventional mirror-type multi-chip package, because the bonding pads of each chip are exposed in different directions, the die bonding process and the wire bonding process should be performed independently for each chip, so that the overall process yield is improved. Significant degradation has been caused.
더욱이, 종래의 미러형 멀티 칩 패키지의 경우, 미러형 멀티 칩 패키지를 구성하기 위한 별도의 규격화된 칩들을 마련하여야 하는 불편함이 있었다.Furthermore, in the case of the conventional mirrored multichip package, there is an inconvenience of providing separate standardized chips for constructing the mirrored multichip package.
그러나, 본 발명의 경우, 상술한 구성을 통하여 전체적인 패키지의 크기를 현저히 줄일 수 있음과 아울러 각 칩의 본딩패드가 서로 같은 방향으로 노출되는 구조를 형성하여, 다이본딩 공정과 와이어들본딩 공정이 일괄적으로 실시될 수 있도록 함으로써, 전체적인 공정의 수율을 현저히 향상시킬 수 있다.However, in the case of the present invention, the overall package size can be significantly reduced through the above-described configuration, and the bonding pads of the chips are exposed in the same direction, so that the die bonding process and the wire bonding process are collectively performed. By making it possible to carry out as a whole, the yield of the overall process can be significantly improved.
또한, 본 발명의 경우, 별도의 규격화된 칩들이 아닌 일반형태의 칩들을 이용함과 아울러 그것의 본딩패드 구조만을 약간 변경시켜, 현저한 패키지 사이즈 감소효과를 얻을 수 있음으로써, 규격화된 칩을 마련하기 위한 불편함을 현저히 저감시킬 수 있다.In addition, in the case of the present invention, by using a chip of a general type rather than a separate standard chip, and only by slightly changing its bonding pad structure, a significant package size reduction effect can be obtained, thereby providing a standardized chip Discomfort can be significantly reduced.
상술한 본 발명에 있어서, 바람직하게, 바텀칩본딩패드들(200)의 측면길이 a는 어퍼칩본딩패드들(100)의 측면길이 b에 비해 1.5배가 더 길다. 이에 따라, 바텀칩본딩패드(200)들은 상술한 제 1 와이어들(28) 및 제 2 와이어들(27)을 한꺼번에 접속시킬 수 있는 충분한 공간을 제공할 수 있다.In the present invention described above, preferably, the side length a of the bottom chip bonding pads 200 is 1.5 times longer than the side length b of the upper chip bonding pads 100. Accordingly, the bottom chip bonding pads 200 may provide sufficient space for connecting the above-described first wires 28 and the second wires 27 at a time.
여기서, 바람직하게, 어퍼칩본딩패드들(100)의 측면길이 b는 130μm~140μm를 유지하며, 바텀칩본딩패드들(200)의 측면길이 a는 어퍼칩본딩패드들(100) 길이 a의 1.5배 정도인 195μm~210μm를 유지한다.Here, preferably, the side length b of the upper chip bonding pads 100 is 130 μm to 140 μm, and the side length a of the bottom chip bonding pads 200 is 1.5 of the length a of the upper chip bonding pads 100. Maintain double the 195μm ~ 210μm.
한편, 도 3에 도시된 바와 같이, 본 발명의 다른 실시예에 따르면, 바텀칩본딩패드들(200)은 제 1 와이어들(28)과 전기적으로 접속되는 제 1 본딩부(202)와, 제 1 본딩부(202)와 내부 금속패턴(203)을 통해 전기적으로 콘택되고, 제 2 와이어들(27)과 전기적으로 접속되는 제 2 본딩부(201)로 나뉘어 구성된다. 이때, 제 1 본딩부(202) 및 제 2 본딩부(201)는 바텀칩(23)의 표면에서 서로 분리되어 노출된다.3, according to another embodiment of the present invention, the bottom chip bonding pads 200 may include a first bonding part 202 electrically connected to the first wires 28 and a first bonding part 202. The second bonding part 201 is electrically divided through the first bonding part 202 and the internal metal pattern 203 and electrically connected to the second wires 27. At this time, the first bonding portion 202 and the second bonding portion 201 are separated from each other on the surface of the bottom chip 23 is exposed.
본 발명이 이러한 구성을 이루면, 제 1 본딩부(202)는 어퍼칩본딩패드들(100)과 연결되는 제 1 와이어들(28)과의 인터커넥트만을 전담할 수 있고, 제 2 본딩부(201)는 내부리드들(25)과 연결되는 제 2 와이어들(27)과의 인터커넥트만을 전담할 수 있다.According to the present invention, the first bonding unit 202 may be dedicated only to interconnects with the first wires 28 connected to the upper chip bonding pads 100 and the second bonding unit 201. May only be dedicated to interconnects with the second wires 27 that are connected to the inner leads 25.
이러한 경우, 바텀칩(23) 및 어퍼칩(24)은 서로 인접하여 배치된 어퍼칩본딩패드들(100) 및 제 1 본딩부(202)를 인터커넥트하는 제 1 와이어들(28)을 통해 연결됨으로써, 어퍼칩(24)은 별도의 외부전류 접속용 와이어들을 구비하지 않고도 자신의 구동에 필요한 외부의 전기적인 신호를 제 2 와이어들(27), 제 2 본딩부(201), 제 1 본딩부(202), 1 와이어들(28), 어퍼칩본딩패드들(100)을 통해 신속히 전달받을 수 있다.In this case, the bottom chip 23 and the upper chip 24 are connected through the first wires 28 interconnecting the upper chip bonding pads 100 and the first bonding portion 202 disposed adjacent to each other. In addition, the upper chip 24 may transmit external electrical signals required for its driving without having separate wires for connecting external currents to the second wires 27, the second bonding unit 201, and the first bonding unit ( 202, the first wires 28, and the upper chip bonding pads 100 may be quickly delivered.
이에 따라, 어퍼칩(24)은 일실시예와 마찬가지로 외부의 전기적인 신호를 전달받기 위하여 어퍼칩본딩패드들(100) 및 리드프레임의 내부리드들(25)을 연결하는 별도의 외부전류 접속용 와이어들을 구비하지 않아도 된다.Accordingly, the upper chip 24 is used for connecting an external current connecting the upper chip bonding pads 100 and the inner leads 25 of the lead frame in order to receive an external electrical signal as in an exemplary embodiment. It is not necessary to have wires.
한편, 도 4에 도시된 바와 같이, 본 발명은 또 다른 실시예로써, 다이패드(31)가 수지봉지체(36)에 의해 완전히 감싸져 패키지의 저부로 노출되지 않는 구조를 이룰 수 있다.On the other hand, as shown in Figure 4, in another embodiment of the present invention, the die pad 31 may be completely wrapped by the resin encapsulation (36) to achieve a structure that is not exposed to the bottom of the package.
이러한 경우에도, 내부리드들(35)과 연결된 제 2 와이어들(37)을 통해 입력되는 전기적인 신호는 바텀칩본딩패드들(200)을 통해 바텀칩(33)으로 공급됨과 아울러 바텀칩본딩패드들(200)과 어퍼칩본딩패드들(100)을 서로 연결하는 제 1 와이어들(38)을 통해 어퍼칩본딩패드들(100)로 연이어 공급됨으로써, 결국, 어퍼칩(34)에까지 전달된다. 이에 따라, 어퍼칩(34)은 상술한 각 경우와 마찬가지로 외부의 전기적인 신호를 전달받기 위하여 어퍼칩본딩패드들(100) 및 리드프레임의 내부리드들(35)을 연결하는 별도의 외부전류 접속용 와이어들을 구비하지 않아도 된다.Even in this case, the electrical signals input through the second wires 37 connected to the inner leads 35 are supplied to the bottom chip 33 through the bottom chip bonding pads 200 and the bottom chip bonding pads. The chips 200 and the upper chip bonding pads 100 are successively supplied to the upper chip bonding pads 100 through the first wires 38 that connect the upper chip bonding pads 100 to each other, and thus, are transferred to the upper chip 34. Accordingly, the upper chip 34 connects the external chip bonding pads 100 and the external leads 35 of the lead frame to receive the external electrical signal as in each case described above. It is not necessary to have the wires for it.
다른 한편, 도 5에 도시된 바와 같이, 본 발명은 또 다른 실시예로써, 두 개의 칩이 연이어 쌓여진 스택구조 및 BGA(Ball Grid Array)형상을 동시에 갖는 멀티 칩 패키지에 응용될 수 있다.On the other hand, as shown in Figure 5, the present invention is another embodiment, it can be applied to a multi-chip package having a stack structure and a ball grid array (BGA) shape in which two chips are stacked in succession.
이때, 지지판, 예컨대, 회로패턴이 형성된 기판(41)의 상부에는 표면이 위를 향하도록 차례로 적층된 바텀칩(43) 및 어퍼칩(44)이 접착제(42)에 의해 접착되어 배치됨으로써, 스택구조를 형성한다.At this time, the bottom chip 43 and the upper chip 44, which are sequentially stacked on the support plate, for example, the substrate 41 on which the circuit pattern is formed, are faced upward, are bonded to each other by the adhesive agent 42, thereby stacking the stack. To form a structure.
이러한 경우, 외부전류 접속터미널, 예컨대, 솔더볼들(45)과 연결된 제 2 와이어들(47)을 통해 입력되는 전기적인 신호는 바텀칩본딩패드들(200)을 통해 바텀칩(43)으로 공급됨과 아울러 바텀칩본딩패드들(200)과 어퍼칩본딩패드들(100)을 서로 연결하는 제 1 와이어들(48)을 통해 어퍼칩본딩패드들(100)로 연이어 공급됨으로써, 결국, 어퍼칩(44)에까지 전달된다.In this case, an electrical signal input through an external current connection terminal, for example, second wires 47 connected to the solder balls 45, is supplied to the bottom chip 43 through the bottom chip bonding pads 200. In addition, the bottom chip bonding pads 200 and the upper chip bonding pads 100 are successively supplied to the upper chip bonding pads 100 through the first wires 48 connecting with each other. Delivered to).
종래의 경우, 멀티 칩 패키지를 BGA 타입으로 형성하는 방법으로, "각 칩들을 스택형으로 적층시키는 방법"을 사용하지 않고, 이것보다 패키지 사이즈면에서 매우 불리한 "기판의 평면상에 각 칩들을 일렬로 배열하는 방법"이 주로 사용되어 왔는데, 이는 각 칩들을 스택형으로 적층시키면, 상술한 바와 같이, 윗쪽에 위치하는 어퍼칩의 외부전류 접속용 와이어들의 길이가 비정상적으로 길어져 상술한 '와이어들 스위핑','쇼트불량' 등의 문제점을 야기시켰기 때문이다.In the conventional case, a method of forming a multi-chip package in a BGA type, without using a "stacking method of stacking each chip", rather than the "plane of the substrate on the plane of the substrate, which is very disadvantageous in terms of package size The method of arranging the chips has been mainly used, and when the chips are stacked in a stack form, as described above, the lengths of the wires for connecting the external current of the upper chip, which are located on the upper side, are abnormally long, so that the above-mentioned 'wire sweeping' This is because it caused problems such as 'short' defects.
그러나, 본 발명을 채용한 BGA 타입 멀티 칩 패키지의 경우, 어퍼칩(44)은 상술한 구성을 통하여 어퍼칩본딩패드들(100) 및 솔더볼들(45)을 연결하는 별도의 외부전류 접속용 와이어들을 구비하지 않고도, 외부의 전기적인 신호를 신속히 전달받을 수 있음으로써, 사이즈면에서 매우 유리한 스택구조를 이루면서도, '와이어 스위핑','쇼트불량' 등의 문제점을 일으키지 않게 된다.However, in the BGA type multi-chip package employing the present invention, the upper chip 44 has a separate external current connection wire connecting the upper chip bonding pads 100 and the solder balls 45 through the above-described configuration. Without having them, it is possible to quickly receive an external electrical signal, thereby forming a very advantageous stack structure in terms of size, without causing problems such as 'wire sweeping', 'short defective'.
이와 같이, 본 발명에서는 어퍼칩이 외부의 전기적인 신호를 입력받기 위한 별도의 외부전류 접속용 와이어들을 구비하지 않고도 신속한 동작을 수행하도록 하여, 외부전류 접속용 와이어들의 필요성을 제거함으로써, 패키지의 전체적인 사이즈를 현저히 줄일 수 있다.As described above, the present invention allows the upper chip to perform a quick operation without having separate external current connection wires for receiving an external electric signal, thereby eliminating the need for external current connection wires, thereby improving the overall structure of the package. The size can be significantly reduced.
이러한 본 발명은 생산라인에서 제조되어지는 전 품종의 멀티 칩 패키지에서 전반적으로 유용한 효과를 나타낸다.This invention shows the overall useful effect in the multi-chip package of all varieties to be produced in the production line.
그리고, 본 발명의 특정한 실시예가 설명되고 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다.And while certain embodiments of the invention have been described and illustrated, it will be apparent that the invention may be embodied in various modifications by those skilled in the art.
이와 같은 변형된 실시예들은 본 발명의 기술적사상이나 관점으로부터 개별적으로 이해되어서는 안되며 이와 같은 변형된 실시예들은 본 발명의 첨부된 특허청구의 범위안에 속한다 해야 할 것이다.Such modified embodiments should not be understood individually from the technical spirit or point of view of the present invention and such modified embodiments should fall within the scope of the appended claims of the present invention.
이상에서 상세히 설명한 바와 같이 본 발명에 따른 본딩패드 인터커넥트형 멀티 칩 패키지에서는 어퍼칩의 본딩패드를 그것과 인접한 바텀칩의 본딩패드와 와이어들로 연결하여, 어퍼칩 및 바텀칩 사이에 공통의 통전로를 형성시킴과 아울러 바텀칩의 본딩패드로부터 또 다른 와이어들을 인출하여 이를 외부전류 접속터미널, 예컨대, 내부리드들, 솔더볼들 등과 연결시키고, 어퍼칩이 자신과 외부전류 접속터미널을 연결시키는 별도의 와이어들 없이도 외부와 전기적으로 연결되도록 함으로써, 패키지의 전체적인 크기를 현저히 줄일 수 있다.As described in detail above, in the bonding pad interconnect type multi-chip package according to the present invention, the bonding pads of the upper chip are connected to the bonding pads and wires of the bottom chip adjacent thereto, thereby providing a common conduction path between the upper chip and the bottom chip. In addition, the wires are drawn from the bottom chip bonding pads and connected to the external current connection terminals, for example, internal leads and solder balls, and the upper chip connects itself with the external current connection terminals. By making the electrical connection to the outside without the need for a wire, the overall size of the package can be significantly reduced.
또한, 본 발명에서는 상술한 구성을 통하여 어퍼칩 및 외부전류 접속터미널을 연결하는 와이어들의 필요성을 제거함으로써, '와이어 스위핑', '와이어 쇼트불량' 등의 문제점을 양호하게 해결할 수 있다.In addition, in the present invention, by eliminating the need for wires connecting the upper chip and the external current connection terminal through the above-described configuration, problems such as 'wire sweeping' and 'wire short defect' can be satisfactorily solved.
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980017265A KR19990085110A (en) | 1998-05-13 | 1998-05-13 | Bonding pad interconnect multi-chip package |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019980017265A KR19990085110A (en) | 1998-05-13 | 1998-05-13 | Bonding pad interconnect multi-chip package |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990085110A true KR19990085110A (en) | 1999-12-06 |
Family
ID=65891539
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980017265A KR19990085110A (en) | 1998-05-13 | 1998-05-13 | Bonding pad interconnect multi-chip package |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990085110A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020075486A (en) * | 2001-03-24 | 2002-10-05 | 동부전자 주식회사 | Multi chip package for semiconductor |
| US7429794B2 (en) | 2004-06-22 | 2008-09-30 | Samsung Electronics Co., Ltd. | Multi-chip packaged integrated circuit device for transmitting signals from one chip to another chip |
-
1998
- 1998-05-13 KR KR1019980017265A patent/KR19990085110A/en not_active Application Discontinuation
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|---|---|---|---|---|
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| US7429794B2 (en) | 2004-06-22 | 2008-09-30 | Samsung Electronics Co., Ltd. | Multi-chip packaged integrated circuit device for transmitting signals from one chip to another chip |
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