KR19990081404A - Clock generator - Google Patents
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Abstract
본 발명은 클럭 발생회로에 관한 것으로, 종래 클럭 발생회로는 지연수단을 통해 클럭신호의 주기를 결정함으로써, 전원전압이 변화하는 경우 클럭신호의 주기에 이상이 생겨 이를 이용하는 다른 회로에 오동작을 유발하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 전원전압을 검출하는 전원전압 검출부와; 상기 전원전압 검출부에서 검출한 전원전압의 값에 따라 인에이블신호를 출력하는 인에이블 제어부와; 상기 인에이블 제어부의 인에이블신호에 따라 선택되며, 각기 지연정도가 다른 지연경로부를 포함하여 구성하여 전원전압의 이상에 따라 발생하는 클럭신호 주기변화를 보상함으로써, 전원전압 값의 변화에 관계없이 일정한 주기의 클럭신호를 발생시켜 이를 이용하는 외부회로를 안정적으로 동작시키는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock generation circuit. In the conventional clock generation circuit, the cycle of the clock signal is determined through a delay means, which causes an abnormality in the cycle of the clock signal when the power supply voltage changes, causing malfunction in other circuits using the same. There was a problem. In view of the above problems, the present invention provides a power supply voltage detector for detecting a power supply voltage; An enable controller for outputting an enable signal according to the value of the power supply voltage detected by the power supply voltage detector; It is selected according to the enable signal of the enable controller, and includes a delay path part having a different delay degree to compensate for the clock signal period change generated due to an abnormal power supply voltage. There is an effect of generating a clock signal of a period to operate an external circuit using the same stably.
Description
본 발명은 클럭 발생회로에 관한 것으로, 특히 전원전압의 변화에도 일정한 주기의 클럭신호를 발생하는 클럭 발생회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock generation circuit, and more particularly, to a clock generation circuit that generates a clock signal at a constant period even when a power supply voltage changes.
일반적으로, 신호의 지연을 이용한 클럭발생회로는 그 신호의 지연을 위한 인버터 등의 크기에 따라 지연정도가 결정되며, 초기상태를 지연반전한 신호와 인에이블신호를 조합하여 클럭신호를 출력하고, 그 클럭신호를 다시 지연하여 인에이블신호와의 조합을 통해 다음 번 클럭신호를 생성하는 동작을 수행한다. 이때 인버터의 특성상 전원전압의 값이 변하면 그 지연정도가 변하기 때문에 안정적인 전원전압이 공급되어야 하며, 이와 같은 종래 클럭 발생회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In general, the clock generation circuit using the delay of the signal is determined according to the size of the inverter, etc. for the delay of the signal, and outputs the clock signal by combining the delayed and inverted signal of the initial state and the enable signal, The clock signal is delayed again to generate the next clock signal through the combination with the enable signal. At this time, since the delay degree changes when the value of the power supply voltage changes due to the characteristics of the inverter, a stable power supply voltage should be supplied. The detailed description will be given below with reference to the accompanying drawings.
도1은 종래 클럭 발생회로도로서, 이에 도시한 바와 같이 일측 입력단에 입력되는 인에이블신호(EN)와 타측 입력단에 입력되는 신호를 낸드조합하여 출력하는 낸드게이트(NAND1)와; 상기 낸드게이트(NAND1)의 출력을 반전하여 출력하는 클럭신호(CLK)를 출력하는 인버터(INV1)와; 상기 클럭신호(CLK)를 반전 출력하는 인버터(INV2)와; 상기 인버터(INV2)의 출력신호를 지연하여 출력하는 지연부(1)와; 상기 지연부(1)의 출력을 지연하여 상기 낸드게이트(NAND1)의 타측입력단에 입력하는 직렬접속된 인버터(INV3),(INV4)로 구성된다.1 is a conventional clock generation circuit diagram, as shown in FIG. 1, a NAND gate NAND1 for NAND combining an enable signal EN input to one input terminal and a signal input to the other input terminal; An inverter INV1 for outputting a clock signal CLK for inverting and outputting the output of the NAND gate NAND1; An inverter INV2 that inverts and outputs the clock signal CLK; A delay unit (1) for delaying and outputting the output signal of the inverter (INV2); Inverter INV3 and INV4 connected in series to delay the output of the delay unit 1 and input to the other input terminal of the NAND gate NAND1.
이하, 상기와 같이 구성된 종래 클럭 발생회로의 동작을 설명한다.The operation of the conventional clock generation circuit constructed as described above will be described below.
먼저, 클럭신호(CLK)를 출력하지 않을 때는 상기 낸드게이트(NAND1)의 일측입력단에 입력되는 인에이블신호(EN)를 저전위로 인가한다. 이로 인해 상기 낸드게이트(NAND1)의 출력신호는 고전위가 되며, 이를 반전한 인버터(INV1)의 출력인 클럭신호(CLK)는 저전위로 고정된다.First, when the clock signal CLK is not output, the enable signal EN input to one input terminal of the NAND gate NAND1 is applied at a low potential. As a result, the output signal of the NAND gate NAND1 becomes high potential, and the clock signal CLK, which is the output of the inverter INV1 which is inverted, is fixed to the low potential.
이때, 상기 클럭신호(CLK)를 반전한 인버터(INV2)의 출력은 고전위가 되며, 이는 지연부(1)와 상호 직렬접속된 짝수개의 인버터(INV3),(INV4)를 통해 지연되어 상기 낸드게이트(NAND1)의 타측 입력단에 입력된다.At this time, the output of the inverter INV2 inverting the clock signal CLK becomes a high potential, which is delayed through an even number of inverters INV3 and INV4 connected in series with the delay unit 1 to the NAND. It is input to the other input terminal of the gate NAND1.
그 다음, 상기와 같이 클럭신호(CLK)가 저전위로 고정되고, 낸드게이트(NAND1)의 타측 입력단에 인버터(INV4)의 고전위신호가 인가되는 초기상태에서 상기 인에이블신호(EN)를 고전위로 인가하면, 상기 낸드게이트(NAND1)의 출력은 저전위로 천이하며, 이를 반전한 인버터(INV1)의 출력인 클럭신호(CLK)는 고전위로 천이 한다.Then, the clock signal CLK is fixed to the low potential as described above, and the enable signal EN is set to the high potential in the initial state in which the high potential signal of the inverter INV4 is applied to the other input terminal of the NAND gate NAND1. When applied, the output of the NAND gate NAND1 transitions to a low potential, and the clock signal CLK, which is the output of the inverter INV1 which is inverted, transitions to a high potential.
이와 같은 고전위의 클럭신호(CLK)는 외부로 출력됨과 동시에 인버터(INV2)에서 저전위로 천이 되며, 지연부(1)와 짝수개의 인버터(INV3),(INV4)를 통해 다시 낸드게이트(NAND1)의 타측 입력단에 입력된다.The high-potential clock signal CLK is output to the outside and at the same time transitions to the low potential in the inverter INV2, and the NAND gate NAND1 again through the delay unit 1 and the even number of inverters INV3 and INV4. It is input to the other input terminal of.
이와 같이 지연부(1)와 인버터(INV3),(INV4)를 통해 반전된 클럭신호(CLK)가 지연되는 동안 외부로 출력되는 클럭신호(CLK)는 고전위 상태를 유지하게 된다.As such, while the clock signal CLK inverted through the delay unit 1 and the inverters INV3 and INV4 is delayed, the clock signal CLK output to the outside maintains a high potential state.
그 다음, 상기 인버터(INV4)의 저전위 출력신호를 타측입력단에 인가 받은 낸드게이트(NAND1)는 다시 고전위의 출력신호를 출력하며, 이를 반전한 클럭신호(CLK)는 다시 저전위로 천이 되어 출력되며, 상기 인버터(INV2), 지연부(1) 및 인버터(INV3),(INV4)를 지나면서 소정시간 반전지연되어 다시 낸드게이트(NAND1)의 입력신호가 된다.Next, the NAND gate NAND1 receiving the low potential output signal of the inverter INV4 to the other input terminal again outputs a high potential output signal, and the inverted clock signal CLK transitions to a low potential again and is output. After the inverter INV2, the delay unit 1, and the inverters INV3 and INV4 are inverted for a predetermined time, the signal is input to the NAND gate NAND1 again.
이와 같이 상기 클럭신호(CLK)의 주기는 상기 지연부(1)와 각 인버터(INV1~INV4)의 지연정도에 따라 결정되며, 전원전압이 안정적인 경우에는 항상 일정한 주기의 클럭신호를 출력하게 된다.As described above, the period of the clock signal CLK is determined according to the delay degree of the delay unit 1 and each of the inverters INV1 to INV4. When the power supply voltage is stable, the clock signal of the clock signal CLK is always output.
이와 같은 과정에서 클럭신호(CLK)의 주기를 변화시키기 위해서는 상기 지연부(1)의 지연정도를 변화시킨다.In this process, in order to change the period of the clock signal CLK, the delay degree of the delay unit 1 is changed.
상기한 바와 같이 신호의 지연을 통해 소정 주기의 클럭신호를 생성하는 클럭 발생회로는 그 회로의 지연정도에 따라 일정한 주기의 클럭신호를 생성하게 되나, 전원전압에 이상이 발생하여 그 전압 값이 변화하는 경우 클럭신호도 영향을 받아 그 주기가 변화되어 출력된다. 즉 전원전압의 값이 커지는 경우 클럭신호의 주기는 짧아지고, 전원전압의 값이 작아지는 경우 클럭신호는 길어져 이를 이용하는 외부의 회로가 정상동작을 할 수 없는 문제점이 있었다.As described above, a clock generation circuit that generates a clock signal of a predetermined period through the delay of the signal generates a clock signal of a predetermined period according to the delay degree of the circuit, but an abnormality occurs in the power supply voltage, and the voltage value thereof changes. In this case, the clock signal is also affected and its period is changed and output. In other words, when the value of the power supply voltage is increased, the clock signal cycle is shortened, and when the value of the power supply voltage is decreased, the clock signal is long, and an external circuit using the same cannot operate normally.
이와 같은 문제점을 감안한 본 발명은 전원전압에 이상이 발생하는 경우에도 일정한 주기의 클럭신호를 생성하는 클럭 발생회로를 제공함에 그 목적이 있다.It is an object of the present invention to provide a clock generation circuit that generates a clock signal of a constant period even when an abnormality occurs in a power supply voltage.
도1은 종래 클럭 발생회로도.1 is a conventional clock generation circuit diagram.
도2는 본 발명 클럭 발생회로도.2 is a clock generation circuit diagram of the present invention.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
10:전원전압 검출부 20:인에이블 제어부10: power supply voltage detector 20: enable controller
상기와 같은 목적은 전원전압을 검출하는 전원전압 검출부와; 상기 전원전압 검출부에서 검출한 전원전압의 레벨에 따라 다수의 인에이블신호를 출력하는 인에이블 제어부와; 일측 입력단에 입력되는 외부의 인에이블신호와 타측 입력단에 입력되는 신호를 낸드조합하여 출력하는 낸드게이트와; 상기 낸드게이트의 출력신호를 반전하여 클럭신호를 출력하는 제 1인버터와; 상기 클럭신호를 반전하는 제 2인버터와; 상기 인에이블 제어부의 인에이블신호에 따라 선택되어 상기 제 2인버터의 출력신호를 각기 다른 지연정도로 지연하여 출력하는 다수의 지연경로부와; 상기 다수의 지연경로부 중 선택된 하나의 지연경로부를 통해 지연된 상기 제 2인버터의 출력신호를 지연하여 상기 낸드게이트의 타측입력단으로 출력하는 직렬접속된 다수의 인버터로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is a power supply voltage detector for detecting a power supply voltage; An enable controller for outputting a plurality of enable signals in accordance with the level of the power supply voltage detected by the power supply voltage detector; A NAND gate for NAND combining an external enable signal input to one input terminal and a signal input to the other input terminal; A first inverter for inverting an output signal of the NAND gate and outputting a clock signal; A second inverter for inverting the clock signal; A plurality of delay path units selected according to an enable signal of the enable controller to delay and output an output signal of the second inverter to different delay degrees; This is achieved by configuring a plurality of inverters connected in series to delay the output signal of the second inverter delayed through the selected delay path unit among the plurality of delay path units and output them to the other input terminal of the NAND gate. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도2는 본 발명 클럭 발생회로도로서, 이에 도시한 바와 같이 전원전압을 검출하는 전원전압 검출부(10)와; 상기 전원전압 검출부(10)에서 검출한 전원전압의 레벨에 따라 다수의 인에이블신호(EN_1~EN_n),(EN_1b~EN_nb)를 출력하는 인에이블 제어부(20)와; 일측 입력단에 입력되는 외부의 인에이블신호(EN)와 타측 입력단에 입력되는 신호를 낸드조합하여 출력하는 낸드게이트(NAND1)와; 상기 낸드게이트(NAND1)의 출력신호를 반전하여 클럭신호(CLK)를 출력하는 인버터(INV1)와; 상기 클럭신호(CLK)를 반전하는 인버터(INV2)와; 상기 인에이블 제어부(20)의 인에이블신호에 따라 선택되어 상기 인버터(INV2)의 출력신호를 각기 다른 지연정도로 지연하여 출력하는 다수의 지연경로부(DL1~DLn)와; 상기 다수의 지연경로부(DL1~DLn) 중 선택된 하나의 지연경로부를 통해 지연된 상기 인버터(INV2)의 출력신호를 지연하여 상기 낸드게이트(NAND1)의 타측입력단으로 출력하는 직렬접속된 인버터(INV3),(INV4)로 구성된다.Fig. 2 is a clock generation circuit diagram of the present invention, which includes a power supply voltage detection unit 10 for detecting a power supply voltage as shown therein; An enable control unit 20 for outputting a plurality of enable signals EN_1 to EN_n and EN_1b to EN_nb according to the level of the power supply voltage detected by the power supply voltage detector 10; A NAND gate NAND1 configured to NAND-combine an external enable signal EN input to one input terminal and a signal input to the other input terminal; An inverter INV1 for inverting an output signal of the NAND gate NAND1 and outputting a clock signal CLK; An inverter INV2 for inverting the clock signal CLK; A plurality of delay path units DL1 to DLn selected according to the enable signal of the enable control unit 20 to delay and output the output signal of the inverter INV2 to different delay degrees; A serially connected inverter (INV3) for delaying an output signal of the inverter (INV2) delayed through one of the plurality of delay path units (DL1 to DLn) and outputting the delayed output signal to the other input terminal of the NAND gate (NAND1). And (INV4).
상기 다수의 지연경로부(DL1~DLn) 각각은 상기 인에이블신호(EN_1~EN_n),(EN_1b~EN_nb)에 따라 인버터(INV2)의 출력신호를 전송제어하는 전송게이트(TG11~TG1n)와; 상기 인에이블신호(EN_1b~EN_nb)에 따라 접지전압을 상기 전송게이트(TG11~TG1n)의 출력 측에 인가제어하는 엔모스 트랜지스터(NM1~NMn)와; 상기 전송게이트(TG11~TG1n)를 통해 전송되는 신호를 지연하여 출력하는 지연부(D1~Dn)와; 상기 인에이블신호(EN_1~EN_n),(EN_1b~EN_nb)에 따라 상기 지연부(D1~Dn)의 출력을 전송제어하는 전송게이트(TG21~TG2n)로 구성되며, 상기 각 지연경로부(DL1~DLn)에 포함된 지연부(D1~Dn) 각각은 지연정도가 다른 것을 특징으로 한다.Each of the plurality of delay path units DL1 to DLn includes transmission gates TG11 to TG1n which transmit and control output signals of the inverter INV2 according to the enable signals EN_1 to EN_n and EN_1b to EN_nb. NMOS transistors NM1 to NMn for applying and controlling a ground voltage to an output side of the transfer gates TG11 to TG1n according to the enable signals EN_1b to EN_nb; Delay units D1 to Dn for delaying and outputting signals transmitted through the transmission gates TG11 to TG1n; The transmission signals TG21 to TG2n transmit and control the outputs of the delay units D1 to Dn according to the enable signals EN_1 to EN_n and EN_1b to EN_nb. Each of the delay units D1 to Dn included in DLn has a different delay degree.
이하, 상기와 같이 구성된 본 발명 클럭 발생회로의 동작을 설명한다.Hereinafter, the operation of the clock generation circuit of the present invention configured as described above will be described.
먼저, 인에이블신호(EN)가 저전위로 입력되는 초기상태에서 전원전압을 검출하는 전원전압 검출부(10)에서는 전원전압의 레벨을 판단하여 그에 따른 출력신호(L1~Ln)를 출력하며, 인에이블 제어부(20)에서는 상기 출력신호(L1~Ln)에 따라 인에이블신호(EN_1~EN_n),(EN_1b~EN_nb)를 생성한다. 이때, 검출된 전압 값은 특정한 값을 가지므로, 인에이블신호(EN_1~EN_n)중 특정 인에이블신호만이 고전위로 출력되고, 이를 반전한 인에이블신호(EN_1b~EN_nb)중 특정 인에이블신호만이 저전위로 출력된다.First, the power supply voltage detection unit 10 that detects the power supply voltage in the initial state in which the enable signal EN is input at a low potential, determines the level of the power supply voltage, and outputs output signals L1 to Ln according thereto. The controller 20 generates the enable signals EN_1 to EN_n and EN_1b to EN_nb according to the output signals L1 to Ln. At this time, since the detected voltage value has a specific value, only a specific enable signal of the enable signals EN_1 to EN_n is output at high potential, and only a specific enable signal among the enable signals EN_1b to EN_nb inverted. This is output at low potential.
이와 같은 상태에서 상기 인에이블신호(EN_1~EN_n),(EN_1b~EN_nb)를 각각에 구비된 전송게이트(TG11~TG1n),(TG21~TG2n)에 인가 받은 다수의 지연경로부(DL1~DLn)중 특정 지연경로부만이 선택되어 동작한다.In this state, the plurality of delay path parts DL1 to DLn applied to the transmission gates TG11 to TG1n and TG21 to TG2n provided with the enable signals EN_1 to EN_n and EN_1b to EN_nb, respectively. Only a specific delay path part is selected and operated.
이와 같은 결과로 클럭신호(CLK)는 저전위로 초기화되며, 상기 낸드게이트(NAND1)의 타측 입력단에는 인버터(INV4)의 출력인 고전위신호가 인가된다.As a result, the clock signal CLK is initialized to a low potential, and a high potential signal that is an output of the inverter INV4 is applied to the other input terminal of the NAND gate NAND1.
그 다음, 클럭신호(CLK)를 생성하기 위해 인에이블신호(EN)가 고전위로 천이 되어 입력되면 상기 낸드게이트(NAND1)는 저전위의 출력신호를 출력하고, 이를 반전한 인버터(INV1)의 출력인 클럭신호(CLK)는 고전위로 외부에 출력됨과 동시에 인버터(INV2)에서 반전되어 출력된다.Next, when the enable signal EN is shifted to a high potential to generate the clock signal CLK, the NAND gate NAND1 outputs a low potential output signal and inverts the output of the inverter INV1. The in clock signal CLK is output to the outside at high potential and is inverted and output from the inverter INV2.
만일 전원전압 검출부(10)에서 검출한 결과에 따라 상기 인에이블 제어부(20)에서 출력되는 인에이블신호(EN_1)가 고전위로 출력된다고 가정하면, 상기 지연경로부(DL1)의 전송게이트(TG11),(TG21)가 턴온되고, 엔모스 트랜지스터(NM1)가 턴오프되어 상기 인버터(INV2)의 출력신호는 지연부(D1)를 통해 출력된다.If it is assumed that the enable signal EN_1 output from the enable controller 20 is output at high potential according to the result detected by the power supply voltage detector 10, the transfer gate TG11 of the delay path unit DL1 is output. (TG21) is turned on, the NMOS transistor NM1 is turned off, and the output signal of the inverter INV2 is output through the delay unit D1.
그 다음, 상기 인버터(INV3),(INV4)를 통해 더 지연된 인버터(INV2)의 저전위 출력신호는 상기 낸드게이트(NAND1)의 타측 입력단으로 입력된다.Next, the low potential output signal of the inverter INV2 further delayed through the inverters INV3 and INV4 is input to the other input terminal of the NAND gate NAND1.
즉, 상기 클럭신호(CLK)는 그 고전위 상태가 인버터(INV2),(INV3),(INV4)의 지연정도와 상기 지연부(D1)의 지연정도에 해당하는 시간동안 유지된다.That is, the clock signal CLK is maintained for a time whose high potential state corresponds to the delay degree of the inverters INV2, INV3, and INV4 and the delay degree of the delay unit D1.
이와 같은 동작으로 전원전압의 변화가 없을 때 일정한 주기의 클럭신호(CLK)를 출력하며, 만일 전원전압에 변화가 있는 경우에는 상기 인에이블 제어부(20)의 고전위로 출력되던 인에이블신호(EN_1)가 저전위로 출력되며, 다른 인에이블신호(EN_2)가 고전위로 출력되며, 이에 따라 상기 설명한 인버터(INV2)의 출력신호는 상기 지연부(D1)와는 지연정도가 다른 지연부(D2)를 포함하는 지연경로부(DL2)를 통해 출력됨으로써, 상기 전원전압의 변화에 따른 클럭신호(CLK) 주기의 이상을 보상함으로써 계속 일정한 주기의 클럭신호(CLK)가 출력되도록 한다.In this manner, when there is no change in the power supply voltage, the clock signal CLK is output at a predetermined cycle. If there is a change in the power supply voltage, the enable signal EN_1 outputted at the high potential of the enable controller 20 is output. Is output at low potential, and the other enable signal EN_2 is output at high potential. Accordingly, the output signal of the inverter INV2 described above includes a delay unit D2 having a delay degree different from that of the delay unit D1. By outputting through the delay path part DL2, the clock signal CLK of a certain period is continuously output by compensating for the abnormality of the clock signal CLK period according to the change of the power supply voltage.
상기한 바와 같이 본 발명 클럭 발생회로는 전원전압의 값에 따라 각기 다른 지연 값을 갖는 경로를 사용하여 전원전압의 이상에 따라 발생하는 클럭신호 주기변화를 보상함으로써, 전원전압 값의 변화에 관계없이 일정한 주기의 클럭신호를 발생시켜 이를 이용하는 외부회로를 안정적으로 동작시키는 효과가 있다.As described above, the clock generation circuit of the present invention uses a path having a different delay value according to the value of the power supply voltage to compensate for the change in the clock signal period caused by the abnormality of the power supply voltage, thereby irrespective of the change in the power supply voltage value. It generates an clock signal of a certain period and has the effect of stably operating an external circuit using the same.
Claims (3)
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| KR1019980015320A KR19990081404A (en) | 1998-04-29 | 1998-04-29 | Clock generator |
Applications Claiming Priority (1)
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| KR1019980015320A KR19990081404A (en) | 1998-04-29 | 1998-04-29 | Clock generator |
Publications (1)
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Family Applications (1)
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| KR1019980015320A KR19990081404A (en) | 1998-04-29 | 1998-04-29 | Clock generator |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100845784B1 (en) * | 2006-12-08 | 2008-07-14 | 주식회사 하이닉스반도체 | Delay Apparatus for Delay Locked Loop |
-
1998
- 1998-04-29 KR KR1019980015320A patent/KR19990081404A/en not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100845784B1 (en) * | 2006-12-08 | 2008-07-14 | 주식회사 하이닉스반도체 | Delay Apparatus for Delay Locked Loop |
| US7710178B2 (en) | 2006-12-08 | 2010-05-04 | Hynix Semiconductor Inc. | Delay apparatus for delay locked loop |
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Legal Events
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| N231 | Notification of change of applicant | ||
| WITN | Withdrawal due to no request for examination |