KR19990080165A - 반도체 소자내의 웰 형성방법 - Google Patents

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Abstract

리트로그레이드 웰 형성시 적용될 수 있는 반도체 소자내의 웰 형성방법에 관한 것으로, 소자 분리되어 있는 실리콘 기판 전면으로 불순물을 이온 주입하여 액티브 영역에 nMOS 영역을 형성하며, 이 실리콘 기판 전면에 감광막을 도포한 후 이 감광막의 일부를 제거하여 pMOS 영역을 형성하기 위한 감광막 패턴을 형성하며, 이 감광막 패턴을 마스크로 하여 실리콘 기판으로 불순물을 이온 주입하여 pMOS 영역을 형성한 다음, 이 실리콘 기판 전면을 2회 연속으로 급속 열처리함으로써 단일 사진식각 공정에 의해 p웰 및 n웰이 형성되어 웰 형성 공정이 단순화 되고, 이온 주입된 불순물의 활성화율을 증가시킴으로써 소자내의 누설전류가 감소되고, 소자의 신뢰성이 향상된다.

Description

반도체 소자내의 웰 형성방법
본 발명은 반도체 소자내의 웰 형성방법에 관한 것으로, 보다 더 상세하게는 리트로그레이드 웰 형성시 적용될 수 있는 반도체 소자내의 웰 형성방법에 관한 것이다.
일반적으로 반도체 소자가 고집적화됨에 따라 발생하는 기판 저항과, 웰 저항을 감소시키기 위해 p형 기판 또는 n형 기판에 n웰, p웰의 양자를 형성하는 더블 웰 구조 또는 웰 저항을 낮추는 데에 유효한 리트로그레이드(retrograde) 웰 구조등을 사용한다.
그러나, 웰 저항을 낮추기 위해 리트로그레이드 웰 구조를 사용하는 경우 P웰과 n웰을 형성하기 위해 반복해서 리소그래피 공정을 실행하므로 공정 자체가 복잡하며, 특히 이온 주입된 불순물을 급속 열처리 방식으로 활성화하므로 웰의 활성화가 낮아 누설전류가 잔류한다는 문제점이 있다.
그러면, 첨부된 도면을 참고로 하여 종래의 기술에 따른 리트로그레이드 웰 형성 방법을 설명하면 다음과 같다.
도1a 내지 도1g는 종래의 리트로그레이드 웰 형성 방법을 공정순서에 따라 도시한 단면도이다.
먼저, 도1a와 같이 실리콘 기판(1) 상부에 초기 산화막(2)과, 질화막(3)을 차례로 증착하고, 이 질화막(3) 상부에 감광막을 도포한 다음, 필드 영역과 액티브 영역을 형성하기 위한 감광막 패턴(미도시)을 형성하고, 이 감광막 패턴을 마스크로 하여 사진 식각하여 필드영역의 질화막(3)을 제거한 후, 감광막을 제거한다.
그 다음, 도1b와 같이 통상의 LOCOS(local oxidation of scilicon)방식을 사용하여 연속적으로 배열되는 소자들을 전기적으로 절연시키는 필드영역(4)과, 소자가 형성되는 액티브 영역(5)을 형성한다.
이후, 도1c와 같이 실리콘 기판(1) 전면에 감광막(5)을 도포한다. 이어서, 도1d와 같이 감광막(5)의 일부를 제거하여 p웰을 형성하기 위한 감광막패턴을 형성한 후 이 감광막패턴을 마스크로 하여 붕소이온을 실리콘 기판(1)으로 이온 주입한 다음, 이 실리콘 기판(1) 내에 p웰(7)을 형성하기 위한 불순물 영역과, 이 p웰(7)에 N채널 스톱 영역 및 스레쉬홀드값을 제어하기 위한 불순물 영역을 형성한 후 nMOS 영역을 형성한다.
이후, 도1e와 같이 p웰이 형성되어 있는 실리콘 기판(1) 상부에 잔류하는 감광막(6)을 제거하고, 이 실리콘 기판 전면에 감광막(8)을 재차 도포한 후, 도1f와 같이 웰이 형성되어 있지 않는 액티브 영역에서 감광막(8)의 일부분을 제거하여 n웰을 형성하기 위한 감광막 패턴을 형성하며, 이 감광막패턴을 마스크로 하여 인이온을 실리콘 기판(1)으로 이온 주입한 다음, 이 실리콘 기판(1) 내에 n웰(9)을 형성하기 위한 불순물 영역과, 이 n웰에 P채널 스톱 영역 및 스레쉬홀드값을 제어하기 위한 불순물 영역을 형성한 후 pMOS 영역을 형성한다.
이어서, 도1g와 같이 n(7)웰과 p웰(9)이 형성되어 있는 실리콘 기판(1) 상부에 잔류하는 감광막을 제거한 다음, 이 실리콘 기판(1)의 전면을 급속 열처리(RTA) 한다. 이때, p웰과 n웰 형성시 실리콘 기판(1)으로 이온 주입된 불순물은 실리콘 기판(1)에서 재배치되고, 활성화되어 p웰과 n웰에 불순물 고유의 전기적 특성을 갖게 한다. 이때, 급속 열처리의 조건은 온도 1150[℃], 시간 60[sec] 정도로 하는 것이 바람직하다.
상기에서 서술한 바와 같이 종래의 리트로그레이드 웰 형성공정은 실리콘 기판에 p웰을 형성하기 위한 감광막 패턴을 제거한 다음, p웰이 형성되지 않는 액티브 영역에 n웰을 형성하기 위한 리소그래피 공정을 반복해서 실행하므로 공정자체가 복잡하며, 또한 p웰, n웰에 이온 주입되는 불순물을 활성화하기 위해 사용되는 급속 열처리 방식은 고온에서 짧은 시간 열처리를 하기 때문에 이온 주입된 불순물의 활성화율이 낮으므로 소자내에 누설전류가 증가한다는 문제점이 있다.
본 발명은 전술한 바와 같은 문제점을 감안하여 안출한 것으로, 그 목적은 단일 사진식각공정으로 p웰과 n웰을 형성함으로써 공정 자체를 단순화시키고, 또한 웰 형성후 2회의 열처리를 통해 소자내에 잔류하는 누설전류를 감소시킴으로써 소자의 신뢰성을 향상시키기 위한 것이다.
도1a 내지 도1g는 종래의 리트로그레이드 웰 형성 방법을 공정순서에 따라 도시한 단면도이다.
도2a 내지 도2f는 본 발명의 일 실시예에서 리트로그레이드 웰 형성 방법을 공정순서에 따라 도시한 단면도이다.
상기와 같은 목적을 달성하기 위한 본 발명은 소자 분리되어 있는 실리콘 기판 전면으로 불순물을 이온 주입하여 액티브 영역에 nMOS 영역을 형성하며, 이 실리콘 기판 전면에 감광막을 도포한 후, 이 감광막의 일부를 제거하여 pMOS 영역을 형성하기 위한 감광막 패턴을 형성하며, 이 감광막 패턴을 마스크로 하여 실리콘 기판으로 불순물을 이온 주입하여 pMOS 영역을 형성한 다음, 이 실리콘 기판 전면을 열처리하는 단계로 이루어지는 것을 특징으로 한다.
특히, 열처리는 2회 연속해서 1,2차로 급속 열처리하는 것이 바람직한다.
여기서, 1차 급속 열처리는 1150[℃]의 온도에서 60초로 열처리하는 것이 적당하며, 2차 급속 열처리는 1차 급속 열처리에 비해 낮은 온도, 짧은 시간으로 1050[℃]의 온도에서 5초로 하는 것이 적당하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일 실시예를 상세히 설명하면 다음과 같다.
도2a 내지 도2f는 본 발명의 일 실시예에서 리트로그레이드 웰 형성 방법을 공정순서에 따라 도시한 단면도이다.
먼저, 도2a와 같이 실리콘 기판(21) 상부에 초기 산화막(22)과, 질화막(23)을 차례로 증착하고, 이 질화막 상부에 감광막을 도포한 다음, 필드 영역과 액티브 영역을 형성하기 위한 감광막 패턴을 형성하고, 이 감광막 패턴을 마스크로 하여 사진식각하여 질화막패턴을 형성한 후, 감광막을 제거한다.
그 다음, 도2b와 같이 통상의 LOCOS방식을 사용하여 연속적으로 배열되는 소자들을 전기적으로 절연시키는 필드영역(24)과, 소자가 형성되는 액티브 영역(25)을 형성한다.
소자 분리되어 있는 실리콘 기판에 불순물을 이온 주입하여 낮은 기판저항과 낮은 웰 저항을 가지는 리트로그레이드 웰을 형성하기 위해 도2c와 같이 붕소이온을 실리콘 기판(21) 전면으로 이온 주입한 다음, 이 실리콘 기판(21) 내에 불순물 영역을 형성하여 두 개의 p웰(26)(27)을 형성하고, 이 두 개의 p웰에 N채널 스톱 영역 및 스레쉬홀드값을 제어하기 위한 불순물 영역을 형성한 후 nMOS 영역을 형성한다. 이때, p웰(26)(27)을 형성하기 위한 이온 주입 조건은 E = 700[KeV], Dose = 1.0E13[atoms/㎠]이며, N채널 스톱 영역을 형성하기 위한 이온 주입 조건은 E = 180[KeV], Dose = 8.0E12[atoms/㎠]이며, N채널 스레쉬홀드값 제어영역을 형성하기 위한 이온 주입 조건은 E = 25[KeV], Dose = 1.5E12[atoms/㎠]이다.
다음, 도2d와 같이 실리콘 기판(21) 전면에 감광막(28)을 도포한다. 이어서, 도2e와 같이 감광막(28)의 일부를 제거하여 n웰(29)을 형성하기 위한 감광막패턴을 형성한 후, 이 감광막패턴을 마스크로 하여 인이온을 실리콘 기판(21)으로 이온 주입하여 이미 내부에 주입되어 있는 반대극성의 일측 p웰(27) 이온을 중성화하며, 이 웰내에 불순물 영역을 형성하여 n웰(29)을 형성하고, 이 n웰(29)내에 N채널 스톱 영역 및 스레쉬홀드값을 제어하기 위한 불순물 영역을 형성한 후 pMOS 영역을 형성한다. 이때, n웰(29)을 형성하기 위한 이온 주입 조건은 E = 1000[KeV], Dose = 1.0E13[atoms/㎠]이며, P채널 스톱 영역을 형성하기 위한 이온 주입 조건은 E = 300[KeV], Dose = 3.5E12[atoms/㎠]이며, P채널 스레쉬홀드값을 제어하기 위한 이온 주입 조건은 E = 50[KeV], Dose = 1.0E12[atoms/㎠]이다.
최종적으로, 도1f와 같이 n(26)웰, p웰(28)이 형성되어 있는 실리콘 기판 상부에 잔류하는 감광막을 제거한 후, 이 실리콘 기판(21)의 전면을 1차로 고온에서 급속 열처리 한 다음, 1차 급속 열처리에 비해 저온에서 2차 급속 열처리를 한다. 이때 1차 급속 열처리 조건은 1150[℃] 온도에서 60초 정도로 열처리하며, 2차 급속 열처리 조건은 1차 급속 열처리에 비해 낮은 온도, 짧은 시간으로 1050[℃] 온도에서 5초 정도로 열처리하는 것이 바람직하다. 따라서, 고온에서 급속 열처리를 하기 때문에 이온 주입된 불순물의 활성화율이 낮아 소자내에 누설전류가 증가하는 종래와 달리 p웰과 n웰 형성시 실리콘 기판으로 이온 주입된 불순물은 고온 급속 열처리에 의해 재배치되고, 활성화된 후, 고온 급속 열처리에서 재배치 및 활성화되지 못한 불순물들은 저온 급속 열처리에 의해 다시 실리콘 기판 내에서 재배치 및 활성화되어 p웰과 n웰의 활성화율을 증가시킴으로써 소자내의 누설전류를 급격히 감소시킨다.
이상에서 설명한 바와 같이 본 발명은 단일 사진식각 공정으로 p웰과 n웰을 형성함으로써 웰 형성 공정이 단순화 되고, 웰 형성후 2회 연속으로 급속 열처리하여 이온 주입된 불순물의 활성화율을 증가시킴으로써 소자내의 누설전류가 감소되고, 소자의 신뢰성이 향상된다.

Claims (6)

  1. 소자 분리되어 있는 실리콘 기판 전면으로 불순물을 이온 주입하여 액티브 영역에 nMOS 영역을 형성하는 단계;
    상기 nMOS 영역이 형성되어 있는 실리콘 기판 전면에 감광막을 도포하는 단계;
    상기 감광막의 일부를 제거하여 pMOS 영역을 형성하기 위한 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 하여 실리콘 기판으로 불순물을 이온 주입하여 pMOS 영역을 형성하는 단계;
    상기 pMOS 및 nMOS가 형성되는 실리콘 기판 전면을 열처리하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자내의 웰 형성방법.
  2. 청구항 1에 있어서, 상기 nMOS 영역은 p웰을 형성하기 위한 불순물 영역과, 이 p웰에 N채널 스톱 영역 및 N채널 스레쉬홀드값을 제어하기 위한 불순물 영역을 형성한 후 형성하는 것을 특징으로 하는 반도체 소자내의 웰 형성방법.
  3. 청구항 1에 있어서, 상기 pMOS 영역은 n웰을 형성하기 위한 불순물 영역과, 이 n웰에 P채널 스톱 영역 및 P채널 스레쉬홀드값을 제어하기 위한 불순물 영역을 형성한 후 형성하는 것을 특징으로 하는 반도체 소자내의 웰 형성방법.
  4. 청구항 1에 있어서, 상기 열처리는 고온에서 1차 급속 열처리하는 단계;
    상기 1차 급속 열처리 보다 저온에서 2차 급속 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자내의 웰 형성방법.
  5. 청구항 4에 있어서, 상기 1차 급속 열처리는 1150[℃]의 온도에서 60초로 열처리하는 것을 특징으로 하는 반도체 소자내의 웰 형성방법.
  6. 청구항 4에 있어서, 상기 2차 급속 열처리는 1050[℃] 온도에서 5초로 열처리하는 것을 특징으로 하는 반도체 소자내의 웰 형성방법.
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* Cited by examiner, † Cited by third party
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