KR19990080091A

KR19990080091A - Nonvolatile Memory Device and Manufacturing Method Thereof

Info

Publication number: KR19990080091A
Application number: KR1019980013091A
Authority: KR
Inventors: 주경중; 김건수
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-04-13
Filing date: 1998-04-13
Publication date: 1999-11-05
Also published as: JPH11307746A; KR100295136B1

Abstract

불휘발성 메모리 장치 및 그 제조 방법이 개시되어 있다. 상기 장치는 일정 간격으로 평행하게 배열된 복수개의 비트라인; 상기 비트라인과 평행하면서 그 하부에 형성된 제1 액티브 영역; 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인; 상기 비트라인과 워드라인이 교차하는 부위의 상기 제1 액티브 영역에 형성된 단위 셀; 상기 복수개의 비트라인마다 비트라인에 평행하게 배열된 더미 소오스 라인; 상기 더미 소오스 라인과 평행하면서 그 하부에 형성된 제2 액티브 영역; 상기 단위 셀과 단위 셀 사이에 교대로 형성된 소오스 및 드레인 영역; 상기 워드라인을 따라 상기 소오스 영역에 셀프-얼라인되어 형성되고 상기 더미 소오스 라인과 연결된 제3 액티브 영역; 및 상기 제1 액티브 영역의 드레인 영역의 상부와 상기 제3 액티브 영역의 상부, 그리고 상기 워드라인을 형성하는 컨트롤 게이트의 상부에 형성된 금속 실리사이드층을 구비한다. SAS 공정과 살리사이드 공정을 이용하여 셀 어레이의 집적도를 증가시키고, 소오스 라인 저항 및 워드라인 저항을 감소시키며 워드라인의 시밍 현상을 개선할 수 있다.Disclosed are a nonvolatile memory device and a method of manufacturing the same. The apparatus includes a plurality of bit lines arranged in parallel at regular intervals; A first active region parallel to the bit line and formed under the bit line; A plurality of word lines arranged at regular intervals perpendicular to the bit lines; A unit cell formed in the first active region where the bit line and the word line cross each other; A dummy source line arranged in parallel to a bit line for each of the plurality of bit lines; A second active region formed below and parallel to the dummy source line; Source and drain regions alternately formed between the unit cell and the unit cell; A third active region self-aligned to the source region along the word line and connected to the dummy source line; And a metal silicide layer formed on an upper portion of a drain region of the first active region, an upper portion of the third active region, and an upper portion of a control gate forming the word line. The SAS and salicide processes can be used to increase the cell array density, reduce source line resistance and wordline resistance, and improve seaming of wordlines.

Description

Nonvolatile Memory Device and Manufacturing Method Thereof

본 발명은 불휘발성 메모리 장치(non-volatile memory device) 및 그 제조 방법에 관한 것으로, 보다 상세하게는 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)가 적층된 스택형 게이트 구조를 갖는 NOR형 플래쉬(flash) EEPROM 장치 및 그 제조 방법에 관한 것이다.The present invention relates to a non-volatile memory device and a method of manufacturing the same, and more particularly, to a NOR type having a stacked gate structure in which a floating gate and a control gate are stacked. A flash EEPROM device and a method of manufacturing the same.

반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품은 ROM, PROM(programmable ROM), EPROM(erasable PROM), 및 EEPROM(electrically EPROM)으로 분류할 수 있든데, 이 중에서 전기적 방법으로 데이터를 프로그램 및 소거(erase)할 수 있는 EEPROM에 대한 수요가 증가하고 있는 추세이다. 상기한 EEPROM이나 일괄 소거 기능을 갖는 플래쉬 EEPROM의 셀은 플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조를 갖는다.Semiconductor memory devices, such as dynamic random access memory (DRAM) and static random access memory (SRAM), are volatile and fast data input / output that loses data over time, and data is input once. If you do this, you can maintain the status, but it can be divided into ROM (read only memory) products with slow data input and output. These ROM products can be categorized into ROM, programmable ROM (PROM), erasable PROM (EPROM), and electrically EPROM (EEPROM), among which EEPROMs can be programmed and erased by electrical methods. Demand is on the rise. The cell of the above EEPROM or flash EEPROM having a batch erase function has a stacked gate structure in which a floating gate and a control gate are stacked.

플래쉬 EEPROM 셀을 회로적 관점에서 살펴보면, n개의 셀들이 직렬로 연결되어 단위 스트링(string)을 이루고 이러한 단위 스트링들이 비트라인과 접지라인(ground line) 사이에 병렬로 연결되어 있는 NAND형과, 각각의 셀들이 비트라인과 접지라인 사이에 병렬로 연결되어 있는 NOR형으로 구분할 수 있다. 상기 NAND형은 고집적화에 유리한 반면, NOR형은 고속 동작에 유리하다.Looking at the flash EEPROM cell from the circuit point of view, n cells are connected in series to form a unit string and the unit strings are connected in parallel between a bit line and a ground line, respectively. Cells can be divided into NOR type in which the cells of P are connected in parallel between the bit line and the ground line. The NAND type is advantageous for high integration, while the NOR type is advantageous for high speed operation.

기본적인 NOR형 플래쉬 EEPROM 셀의 구조 및 그 동작 방식이 미합중국 특허 공보 제4,868,619호 및 제4,698,787호에 개시되어 있다.The structure of a basic NOR-type flash EEPROM cell and its manner of operation are disclosed in US Pat. Nos. 4,868,619 and 4,698,787.

도 1은 상기 NOR형 플래쉬 EEPROM 셀 어레이의 일부를 도시한 레이아웃도이고, 도 2는 도 1의 d-d' 선에 따른 단면도이다. 여기서, 참조 번호 10은 실리콘 기판, 12는 필드 산화막, 14는 액티브 영역, 16은 터널 산화막, 18은 플로팅 게이트, 20은 층간 유전막, 22는 컨트롤 게이트, 28은 비트라인 콘택, 30은 소오스 라인 콘택, 32는 비트라인, 그리고 34는 더미 소오스 라인을 나타낸다.FIG. 1 is a layout diagram illustrating a portion of the NOR flash EEPROM cell array, and FIG. 2 is a cross-sectional view taken along the line d-d 'of FIG. 1. Here, reference numeral 10 is a silicon substrate, 12 is a field oxide film, 14 is an active region, 16 is a tunnel oxide film, 18 is a floating gate, 20 is an interlayer dielectric film, 22 is a control gate, 28 is a bit line contact, and 30 is a source line contact. , 32 is a bit line, and 34 is a dummy source line.

도 1 및 도 2를 참조하면, 일정 간격으로 형성되는 다수의 비트라인(bit line)(32) 및 워드라인(word line)(22)을 포함하는 메모리 셀 어레이에 있어서, 상기 워드라인(22)과 금속층으로 이루어진 비트라인(32)이 직교하는 영역에 플로팅 게이트(18)와 컨트롤 게이트(22)가 적층된 스택형 게이트 구조로 이루어진 단위 셀(A)이 형성된다. 두 개의 단위 셀(A)은 하나의 비트라인 콘택(28)에 의해 비트라인(32)과 연결된다.1 and 2, in a memory cell array including a plurality of bit lines 32 and word lines 22 formed at regular intervals, the word lines 22 are formed. The unit cell A formed of a stacked gate structure in which the floating gate 18 and the control gate 22 are stacked is formed in an area where the bit lines 32 formed of a metal layer and an orthogonal layer cross. The two unit cells A are connected to the bit line 32 by one bit line contact 28.

단위 셀(A)의 구조를 살펴보면, 플로팅 게이트(18)와 기판(10)의 액티브 영역(14) 사이에 터널 산화막(16)이 형성되고, 상기 플로팅 게이트(18)와 워드라인으로 제공되는 컨트롤 게이트(22)의 사이에 층간 유전막(20)이 형성된다. 또한, 기판(10)의 액티브 영역(14)에는 상기 스택형 게이트에 셀프-얼라인되어 소오스/드레인 영역이 형성된다. 상기 플로팅 게이트(18)는 액티브 영역(14)과 상기 액티브 영역(14) 양측의 필드 산화막(12) 가장자리의 일부 영역에 걸쳐서 형성됨으로써 이웃한 셀의 플로팅 게이트(18)와 분리된다. 상기 컨트롤 게이트(22)는 필드 산화막(12)을 사이에 두고 독립적으로 형성된 플로팅 게이트(18)를 포함하여 이웃한 셀의 컨트롤 게이트(22)와 연결됨으로써 워드라인을 형성한다.Referring to the structure of the unit cell A, a tunnel oxide layer 16 is formed between the floating gate 18 and the active region 14 of the substrate 10, and the control is provided to the floating gate 18 and the word line. An interlayer dielectric film 20 is formed between the gates 22. In addition, the active region 14 of the substrate 10 is self-aligned with the stacked gate to form a source / drain region. The floating gate 18 is formed over the active region 14 and a portion of the edge of the field oxide film 12 on both sides of the active region 14 to be separated from the floating gate 18 of neighboring cells. The control gate 22 includes a floating gate 18 independently formed with the field oxide layer 12 interposed therebetween to form a word line by being connected to the control gate 22 of a neighboring cell.

인접한 단위 셀(A)들은 서로 반대 방향으로 형성되어 소오스/드레인 영역을 공유한다. 즉, 도 1에 도시한 바와 같이 액티브 영역(14)이 "†" 모양으로 형성되므로, 비트라인에 대해 평행한 비트라인 액티브 영역(14b)을 따라 단위 셀(A)의 소오스 및 드레인 영역은 동일 행의 인접한 셀의 소오스 및 드레인 영역과 각각 연결된다. 또한, 워드라인에 대해 평행한 불순물 확산층으로 이루어진 액티브 소오스 영역(14a)에 의해 단위 셀(A)의 소오스 영역은 동일 열의 인접한 셀의 소오스 영역과 연결된다.Adjacent unit cells A are formed in opposite directions to share source / drain regions. That is, as shown in FIG. 1, since the active region 14 is formed in a “†” shape, the source and drain regions of the unit cell A are the same along the bit line active region 14b parallel to the bit line. The source and drain regions of adjacent cells of a row are respectively connected. In addition, the source region of the unit cell A is connected to the source regions of adjacent cells in the same column by the active source region 14a formed of an impurity diffusion layer parallel to the word line.

인접한 두개의 단위 셀(A)이 공유하는 드레인 영역에는 비트라인 콘택(28)이 형성되며, 동일 행에 형성된 비트라인 콘택(28)들은 워드라인(22)에 대해 수직으로 배치되는 비트라인(32)에 의해 전기적으로 연결된다. 또한, 상기 액티브 소오스 영역(14a)에는 복수개의 비트라인(32)마다 하나씩 소오스 라인 콘택(30)이 형성되며, 상기 비트라인(32)과 평행하게 형성된 더미 소오스 라인(dummy source line)(34)이 상기 소오스 라인 콘택(30)을 통해 액티브 소오스 영역(14a)에 전기적으로 연결된다. 상기 더미 소오스 라인(34)은 소오스 라인 콘택(30) 형성시 공정 마진을 확보하고 비트라인 액티브 영역(14b)과 플로팅 게이트(18)의 형성시 발생하는 패턴들 간의 간섭 현상, 즉 로딩 효과(loading effect)를 감소시키는 역할을 한다.A bit line contact 28 is formed in the drain region shared by two adjacent unit cells A, and the bit line contacts 28 formed in the same row are bit lines 32 perpendicular to the word line 22. Is electrically connected by In addition, a source line contact 30 is formed in each of the plurality of bit lines 32 in the active source region 14a and a dummy source line 34 formed in parallel with the bit line 32. The source line contact 30 is electrically connected to the active source region 14a. The dummy source line 34 secures a process margin when forming the source line contact 30 and interferes with patterns generated during the formation of the bit line active region 14b and the floating gate 18, that is, loading effect. to reduce the effect.

여기서, 비트라인(32)과 워드라인(22)이 교차하는 부위에 단위 셀(A)이 형성되는 것과 마찬가지로, 더미 소오스 라인(34)과 워드라인(22)이 교차하는 부위에도 더미 셀(dummy cell)(B)이 형성된다.Here, as in the case where the unit cell A is formed at the intersection of the bit line 32 and the word line 22, the dummy cell is also disposed at the intersection of the dummy source line 34 and the word line 22. cell) B is formed.

상술한 구조를 갖는 플래쉬 EEPROM 장치에 있어서, 소자의 고집적화를 위해 더욱 작은 셀 사이즈가 요구되고 있으며 이로 인하여 워드라인(22)의 폭이 작아지면서 워드라인 저항이 증가하게 된다. 따라서, 워드라인(22)의 저항을 줄이기 위하여 폴리실리콘층 상에 금속 실리사이드층을 적층한 폴리사이드(polycide) 구조로 워드라인을 형성하는 것이 가장 양산화되어 있다. 상기 금속 실리사이드층으로는 텅스텐 실리사이드(WSix)를 가장 많이 사용한다. 그러나, 도 2에 도시한 바와 같이, 워드라인으로 제공되는 컨트롤 게이트(22)를 형성할 때 워드라인 방향으로 플로팅 게이트(18)와 플로팅 게이트(18) 사이의 간격(a)이 어느 정도 이하로 좁으면, 컨트롤 게이트용 폴리실리콘층(22a)을 증착한 후 플로팅 게이트(18)와 플로팅 게이트(18) 사이의 영역에서 간격이 좁은 단차(b)가 생기게 된다. 그 결과, 상기 폴리실리콘층(22a)의 상부에 실리사이드층(22b)을 증착할 때, 상기 실리사이드층(22b)의 단차 도포성(step coverage)에 따라 상기 좁은 단차(b) 부위에서 실리사이드층(22b)이 움푹 패이는 시밍(seamming) 현상이 일어나 워드라인(22)의 저항이 증가하게 된다.In the flash EEPROM device having the above-described structure, a smaller cell size is required for high integration of the device, and as a result, the word line resistance is increased while the width of the word line 22 is reduced. Therefore, in order to reduce the resistance of the word line 22, it is most mass-produced to form a word line in a polycide structure in which a metal silicide layer is laminated on a polysilicon layer. Tungsten silicide (WSix) is most used as the metal silicide layer. However, as shown in FIG. 2, when forming the control gate 22 provided as the word line, the distance a between the floating gate 18 and the floating gate 18 in the word line direction is less than or equal to a certain degree. If the width is narrow, a narrow gap b is generated in the region between the floating gate 18 and the floating gate 18 after depositing the polysilicon layer 22a for the control gate. As a result, when the silicide layer 22b is deposited on the polysilicon layer 22a, the silicide layer (a) may be formed at the narrow step (b) site according to the step coverage of the silicide layer 22b. 22b) a seaming phenomenon occurs in which the depression of the word line 22 increases.

한편, 통상적인 EERPOM이나 플래쉬 EEPROM 장치에서는 메모리 셀의 사이즈를 축소하고 소자의 고집적화를 구현하기 위하여 소위, 셀프-얼라인 소오스(self-aligned source; 이하 "SAS"라 한다) 공정이라 불리우는 식각 기술을 사용하고 있다. 종래의 SAS 공정이 미합중국 특허 공보 제5,120,671호 (발명의 명칭: 필드 산화막 영역과 폴리실리콘 게이트에 소오스 영역을 셀프-얼라인하는 공정)에 개시되어 있는데, 이를 도 3a 및 도 3b를 참조하여 설명하면 다음과 같다. 여기서, 참조 번호 50은 실리콘 기판, 52는 필드 산화막, 54는 게이트 산화막, 56은 게이트, 그리고 58은 SAS 마스크를 나타낸다.Meanwhile, in a typical EERPOM or flash EEPROM device, an etching technique called a self-aligned source process (SAS) is used to reduce the size of a memory cell and to achieve high integration. I use it. A conventional SAS process is disclosed in U.S. Patent Publication No. 5,120,671 (name of the invention: a process of self-aligning a source region in a field oxide layer and a polysilicon gate), which will be described with reference to FIGS. 3A and 3B. As follows. Here, reference numeral 50 denotes a silicon substrate, 52 a field oxide film, 54 a gate oxide film, 56 a gate, and 58 a SAS mask.

도 3a를 참조하면, 폴리실리콘이나 폴리사이드로 이루어진 게이트(즉, 워드라인)(56)를 형성한 후, 그 상부에 통상의 사진 공정으로 SAS 마스크(58)를 형성한다. 상기 SAS 마스크(58)는 소오스 영역 양 옆의 게이트(56) 상부에서 드레인 영역 쪽은 피복하고 상기 소오스 영역만을 노출시키도록 패터닝한다.Referring to FIG. 3A, a gate (i.e., wordline) 56 made of polysilicon or polyside is formed, and then a SAS mask 58 is formed thereon by a conventional photolithography process. The SAS mask 58 is patterned so as to cover the drain region on the upper side of the gate 56 on both sides of the source region and expose only the source region.

도 3b를 참조하면, 상기 SAS 마스크(58)를 이용하여 게이트(56), 실리콘 기판(50) 및 필드 산화막(52)의 식각 선택비로써 상기 필드 산화막(52)을 식각해낸다. 이어서, 상기 SAS 마스크(58)를 제거한 후, 불순물을 이온 주입하여 상기 필드 산화막(52)의 식각에 의해 노출되어진 기판(50)의 표면에 워드라인 방향으로 이웃한 셀의 소오스 영역들을 연결시키기 위한 공통 소오스 라인(common source line)( 도시하지 않음)을 형성한다. 즉, 상기 공통 소오스 라인은 워드라인에 대해 평행한 불순물 확산층으로 이루어진다.Referring to FIG. 3B, the field oxide layer 52 is etched using the SAS mask 58 at an etching selectivity of the gate 56, the silicon substrate 50, and the field oxide layer 52. Subsequently, after the SAS mask 58 is removed, impurities are implanted to connect the source regions of neighboring cells in the word line direction to the surface of the substrate 50 exposed by the etching of the field oxide layer 52. A common source line (not shown) is formed. That is, the common source line includes an impurity diffusion layer parallel to the word line.

상기한 SAS 공정에 의하면, 셀 영역에서 소오스 영역 쪽으로의 필드 산화막(52)의 엣지 부위가 워드라인(56)에 얼라인되고, 상기 엣지 부위와 이웃한 셀의 필드 산화막(52)의 엣지 사이에 형성되는 공통 소오스 라인이 양쪽의 워드라인(56)과 필드 산화막(52)의 엣지에 셀프-얼라인된다. 또한, 공통 소오스 라인 쪽으로의 필드 산화막(52) 엣지부에 어떠한 버즈비크 침식(bird's beak encroachment)이나 코너 라운딩 효과(corner rounding effect)가 나타나지 않는다. 따라서, SAS 공정에 의하면, 셀 면적의 축소와 이 과정에서 발생하는 필드 산화막의 버즈 비크 침식 및 코너 라운딩 효과를 제거하여 공통 소오스 라인의 폭 감소없이 워드라인들 사이의 간격을 좁힐 수 있으며, 이에 따라 셀과 셀 사이의 간격이 줄어들어 고집적화의 구현이 용이하게 된다.According to the SAS process described above, the edge portion of the field oxide film 52 from the cell region toward the source region is aligned with the word line 56, and the edge portion is between the edge of the field oxide film 52 of the adjacent cell. The common source lines formed are self-aligned at the edges of both the word lines 56 and the field oxide film 52. In addition, no bird's beak encroachment or corner rounding effect appears at the edge of the field oxide film 52 toward the common source line. Therefore, according to the SAS process, it is possible to narrow the spacing between word lines without reducing the width of the common source line by eliminating the reduction of the cell area and the buzz beak erosion and corner rounding effects of the field oxide film. The spacing between cells is reduced, making it easier to implement high integration.

도 4는 종래의 SAS 공정을 이용하여 공통 소오스 라인 영역에서 워드라인과 워드라인 사이의 간격을 좁힌 NOR형 플래쉬 EEPROM 셀 어레이의 레이아웃도이다. 여기서, 참조 번호 71은 액티브 영역, 72는 플로팅 게이트, 74는 컨트롤 게이트(즉, 워드라인), 76은 비트라인 콘택, 78은 소오스 라인 콘택, 80은 비트라인, 그리고 82는 더미 소오스 라인을 나타낸다.4 is a layout diagram of a NOR type flash EEPROM cell array in which the spacing between word lines and word lines in a common source line region is narrowed using a conventional SAS process. Here, reference numeral 71 denotes an active region, 72 a floating gate, 74 a control gate (that is, a word line), 76 a bit line contact, 78 a source line contact, 80 a bit line, and 82 a dummy source line. .

도 4를 참조하면, 액티브 영역(71)이 도 1의 레이아웃과는 달리 비트라인(80)에 대해 평행하게 일직선으로 레이아웃되므로, 워드라인 방향으로 이웃하는 셀의 소오스 영역들을 연결시키기 위하여 SAS 공정을 통해 워드라인(74)에 대해 평행한 불순물 확산층으로 이루어진 공통 소오스 라인을 참조 번호 73으로 표시된 영역에 형성한다. 수십개의 비트라인(80)마다 하나씩 상기 비트라인과 평행하게 형성된 더미 소오스 라인(82)은 소오스 라인 콘택(78)을 통해 상기 공통 소오스 라인에 전기적으로 연결된다.Referring to FIG. 4, unlike the layout of FIG. 1, since the active region 71 is laid out in parallel with respect to the bit line 80, a SAS process may be performed to connect source regions of neighboring cells in a word line direction. A common source line made up of an impurity diffusion layer parallel to the word line 74 is formed in the region indicated by 73. A dummy source line 82 formed in parallel with the bit line, one for every tens of bit lines 80, is electrically connected to the common source line through a source line contact 78.

통상적인 콘택 구조에서의 콘택홀은 소오스/드레인 영역과 게이트 영역에서 서로 다른 마스크로 얼라인되기 때문에 미스얼라인먼트(misalignment)를 허용하는 여분의 면적이 필요하게 되므로 일정 사이즈 이상의 레이아웃 면적이 요구된다. 이와 같은 레이아웃 면적의 증가는 소오스/드레인 영역과 기판 간의 접합 캐패시턴스를 증가시켜 소자의 동작 속도를 저하시키는 요인으로 작용한다. 또한, 셀 사이즈를 줄이기 위하여 콘택홀의 사이즈를 축소시키는 방법은 특정 장비나 공정 기술을 사용하여야 하는 단점이 있을 뿐만 아니라, 콘택 저항이 증가하거나 세정 이슈와 같은 문제가 발생한다는 단점이 있다.Since the contact holes in a typical contact structure are aligned with different masks in the source / drain regions and the gate regions, an extra area to allow misalignment is required, and thus a layout area of a predetermined size or more is required. This increase in layout area acts as a factor in decreasing the operation speed of the device by increasing the junction capacitance between the source / drain region and the substrate. In addition, the method of reducing the size of the contact hole in order to reduce the cell size not only has a disadvantage of using a specific equipment or process technology, but also has a disadvantage of increasing a contact resistance or a problem such as a cleaning issue.

SAS 공정을 의하면 공통 소오스 라인 영역(73)에서 워드라인(74)과 워드라인(74) 간의 간격을 줄일 수 있지만, 비트라인 콘택(76)이 형성되는 셀의 드레인 영역과 소오스 라인 콘택(78)이 형성되는 소오스 라인 액티브 영역은 상기한 콘택들을 형성할 때 콘택 면적의 축소에 제한을 받게 되고, 이로 인하여 일정 사이즈 이상의 레이아웃 면적이 필요하게 된다. 따라서, 비트라인(80) 영역에서는 워드라인(74)과 워드라인(74) 간의 간격 (즉, 공통 소오스 라인의 폭)을 최소 간격으로 레이아웃하고, 더미 소오스 라인(82) 영역에서는 소오스 라인 콘택(78)의 형성을 위해 워드라인(74)과 워드라인(74) 간의 간격을 넓혀서 레이아웃한다. 이에 따라, 비트라인(80)과 더미 소오스 라인(82)의 경계 부위에서 워드라인(74)이 도 4에 도시한 바와 같이 꺽여지게 된다. 이와 같이 워드라인(74)이 꺽여지게 되면, 셀 어레이 면적을 축소할 때 X축 방향(즉, 수평 방향)으로의 스케일 다운(scale down)에 제약을 주게 된다. 또한, 비트라인 콘택(76)과 소오스 라인 콘택(78)과의 레이아웃 차이로 인하여 상기 콘택들을 형성할 때 서로간의 패턴 간섭이 다르게 나타나는 로딩 효과가 발생하게 된다.According to the SAS process, the spacing between the word line 74 and the word line 74 in the common source line region 73 can be reduced, but the drain region and the source line contact 78 of the cell where the bit line contact 76 is formed. The formed source line active region is limited to the reduction of the contact area when forming the above-mentioned contacts, which requires a layout area of a predetermined size or more. Therefore, in the bit line 80 area, the space between the word line 74 and the word line 74 (that is, the width of the common source line) is laid out at the minimum distance, and in the dummy source line 82 area, the source line contact ( In order to form 78, the space between the word line 74 and the word line 74 is widened to layout the same. As a result, the word line 74 is bent at the boundary between the bit line 80 and the dummy source line 82 as shown in FIG. 4. When the word line 74 is bent as described above, when the cell array area is reduced, the word line 74 is limited in scale down in the X-axis direction (ie, in the horizontal direction). In addition, due to the layout difference between the bit line contact 76 and the source line contact 78, a loading effect in which pattern interference is different from each other when forming the contacts is generated.

더욱이, 상술한 바와 같이 공통 소오스 라인의 폭을 작게 하면 소오스 라인 저항이 증가하는 문제가 발생한다. 도 5는 이러한 문제를 해결할 수 있는 종래의 또다른 방법에 의한 불휘발성 메모리 장치의 메모리 셀 어레이의 일부를 도시한 레이아웃도이다 (참조 문헌: 1989년 IEEE 학회, "16Mb EPROM에 대한 3.9μm²메모리 셀 구조"). 여기서, 참조 번호 91은 필드 영역, 92는 플로팅 게이트, 93은 워드라인, 94는 공통 소오스 라인, 95는 실리사이드 패드, 96은 비트라인 콘택, 그리고 97은 비트라인을 나타낸다.In addition, as described above, when the width of the common source line is reduced, the source line resistance increases. FIG. 5 is a layout diagram showing a part of a memory cell array of a nonvolatile memory device according to another conventional method that can solve such a problem (reference: IEEE 1989, "3.9 μm ² memory for 16Mb EPROM) Cell structure "). Here, reference numeral 91 denotes a field region, 92 a floating gate, 93 a word line, 94 a common source line, 95 a silicide pad, 96 a bitline contact, and 97 a bitline.

도 5에 도시한 바와 같이 종래의 또다른 방법에 의하면, 플로팅 게이트(92)의 상부와 비트라인 콘택(96) 영역 및 공통 소오스 라인(94) 영역의 상부에 실리사이드 패드(95)를 형성한다. 따라서, 공통 소오스 라인(94) 영역에 형성된 실리사이드 패드(95)에 의해 소오스 라인 저항을 감소시킬 수 있다. 상기 실리사이드 패드(95)는 층간 유전막을 형성하기 전에 형성하는데, 비트라인 콘택(96) 영역과 공통 소오스 라인(94) 영역에 실리사이드 패드(95)를 형성할 때 콘택 패드와 소오스 라인 패드 간의 간격이 최소 디자인 룰에 제약을 받게 되어 셀 사이즈를 축소하는데 한계가 있게 된다.According to another conventional method as shown in FIG. 5, silicide pads 95 are formed on the floating gate 92, on the bit line contact 96 region, and on the common source line 94 region. Therefore, the source line resistance can be reduced by the silicide pad 95 formed in the common source line 94 region. The silicide pad 95 is formed before the interlayer dielectric layer is formed. When the silicide pad 95 is formed in the bit line contact 96 region and the common source line 94 region, the gap between the contact pad and the source line pad is different. There is a limit to reducing cell size due to the limitation of the minimum design rules.

한편, 상술한 바와 같은 콘택 형성의 문제점을 해결하여 고집적화를 구현하기 위한 여러 가지 방법들이 연구되고 있는데, 그중의 하나가 셀프-얼라인 실리사이드(self-aligned silicide; salicide) 공정이다. 살리사이드 공정은 폴리실리콘 게이트와 불순물 확산층으로 이루어진 콘택 영역 위에 동시에 실리사이드층을 형성하여 소자의 직렬 저항을 낮추고 전기 전도도를 높이는 기술이다.Meanwhile, various methods for solving the problems of contact formation described above and implementing high integration have been studied. One of them is a self-aligned silicide (salicide) process. The salicide process is a technique of forming a silicide layer simultaneously on a contact region composed of a polysilicon gate and an impurity diffusion layer to lower the series resistance of the device and increase the electrical conductivity.

도 6a 및 도 6b는 종래의 살리사이드 공정을 설명하기 위한 단면도들이다 (참조 문헌: 초고집적 시대에 대한 실리콘 공정, Vol.2, Chap.3).6A and 6B are cross-sectional views illustrating a conventional salicide process (see: Silicon Process for Ultra High Density Era, Vol. 2, Chap. 3).

도 6a를 참조하면, 실리콘 기판(1)의 상부에 필드 산화막(2)을 형성하여 상기 기판(1)을 액티브 영역과 필드 영역으로 구분한 후, 통상의 모스(metal oxide semiconductor; MOS) 트랜지스터 제조 공정에 의해 상기 기판(1)의 액티브 영역에 게이트 산화막(3), 폴리실리콘 게이트(4) 및 소오스/드레인 영역(5)으로 이루어진 트랜지스터를 형성한다. 이어서, 상기 폴리실리콘 게이트(4)의 측벽에 산화막 스페이서(6)를 형성한 후, 결과물의 전면에 금속층을 증착한다. 다음에, 웨이퍼에 적당한 열을 가하여 금속층과 실리콘층과의 콘택 영역에서 금속과 실리콘 간에 실리사이드 반응이 일어나게 함으로써 실리사이드층(8)을 형성한다. 이때, 온도와 시간을 조절하여 적당한 두께만큼 금속과 실리콘이 반응하게 함으로써, 반응하지 않은 금속층(7)을 남긴다.Referring to FIG. 6A, after forming the field oxide film 2 on the silicon substrate 1 to divide the substrate 1 into an active region and a field region, a conventional metal oxide semiconductor (MOS) transistor is manufactured. By the process, a transistor including a gate oxide film 3, a polysilicon gate 4, and a source / drain region 5 is formed in an active region of the substrate 1. Subsequently, an oxide spacer 6 is formed on the sidewall of the polysilicon gate 4, and then a metal layer is deposited on the entire surface of the resultant. Next, the silicide layer 8 is formed by applying appropriate heat to the wafer to cause a silicide reaction between the metal and silicon in the contact region between the metal layer and the silicon layer. At this time, by controlling the temperature and time to allow the metal and silicon to react by an appropriate thickness, the unreacted metal layer 7 is left.

도 6b를 참조하면, 산화막 스페이서(6)와 실리콘 기판(1), 그리고 실리사이드층(8)에 손상(attack)을 주지 않는 식각 용액(etchant)을 사용하여 반응하지 않고 남아있는 금속층(7)만을 선택적으로 제거한다. 그 결과, 폴리실리콘 게이트(3)과 소오스/드레인 영역(5)이 실리사이드층(8)으로 덮이게 된다.Referring to FIG. 6B, only the metal layer 7 remaining unreacted using an etchant which does not attack the oxide spacer 6, the silicon substrate 1, and the silicide layer 8 is not reacted. Optionally remove As a result, the polysilicon gate 3 and the source / drain regions 5 are covered with the silicide layer 8.

이어서, 도시하지는 않았으나, 결과물의 전면에 절연막을 형성하고 사진식각 공정을 통해 상기 절연막을 식각하여 실리사이드층(8)을 노출시키는 콘택홀을 형성한 후, 상기 콘택홀의 상부에 금속층을 증착한다.Subsequently, although not shown, an insulating film is formed on the entire surface of the resultant, and the insulating film is etched through a photolithography process to form a contact hole exposing the silicide layer 8, and then a metal layer is deposited on the contact hole.

상술한 바와 같은 종래의 살리사이드 공정에 의하면 다음과 같은 이점들을 얻을 수 있다.According to the conventional salicide process as described above, the following advantages can be obtained.

① 실리사이드의 비저항(ρ_sh)이 통상 1.2Ω/□으로 확산 접합 영역의 40∼120Ω/□에 비해 극히 작기 때문에 면저항(Rsh) 값이 매우 작다.(1) The surface resistance (Rsh) is very small because the specific resistance (ρ _sh ) of the silicide is usually 1.2Ω / □, which is extremely small compared to 40 to 120Ω / □ of the diffusion junction region.

② 전체 면적이 동일한 소자에 있어서, 실리사이드층과 실리콘층 간의 콘택 면적이 통상적인 금속층과 실리콘층 간의 콘택 면적에 비해 훨씬 크기 때문에 동일한 콘택 비저항(ρ_c) 값에 대하여 콘택 저항(Rc)이 많이 줄어든다.(2) In a device having the same total area, the contact resistance (Rc) is greatly reduced for the same contact resistivity (ρ _c ) value because the contact area between the silicide layer and the silicon layer is much larger than the contact area between the conventional metal layer and the silicon layer. .

③ 실리사이드층과 금속층 간의 계면에 존재하는 콘택 비저항(ρ_c) 값은 통상 ≤10^-19Ω-㎠으로 금속층과 실리콘층 간의 비콘택(specific contact) 저항값인 ∼10^-17Ω-㎠에 비해 두 오더 정도 작기 때문에, 실리사이드층 위에 형성하는 금속 콘택에서 금속층과 실리사이드층 간의 콘택 저항(Rc)이 무시할 수 있을 정도로 작다.③ The contact resistivity (ρ _c ) at the interface between the silicide layer and the metal layer is typically ≤10 ^-19 Ω-cm 2, compared with the specific contact resistance value between -10 ^-17 Ω-cm 2 and the silicon layer. As small as two orders, the contact resistance Rc between the metal layer and the silicide layer in the metal contact formed on the silicide layer is negligibly small.

④ 확산 콘택 영역과 폴리실리콘 게이트 위에 동시에 셀프-얼라인되도록 실리사이드층을 형성하기 때문에 마스크 공정이 추가되지 않는다.(4) The mask process is not added because the silicide layer is formed so as to self-align simultaneously over the diffusion contact region and the polysilicon gate.

따라서, 본 발명의 목적은 워드라인 시밍 현상을 제거하고 소오스 라인 저항과 워드라인 저항을 감소시킬 수 있는 불휘발성 메모리 장치를 제공하는데 있다.Accordingly, an object of the present invention is to provide a nonvolatile memory device capable of removing word line seaming and reducing source line resistance and word line resistance.

본 발명의 다른 목적은 워드라인을 일직선으로 레이아웃하여 셀 어레이의 레이아웃 면적을 축소하고 소오스 라인 저항을 감소시킬 수 있는 불휘발성 메모리 장치를 제공하는데 있다.Another object of the present invention is to provide a nonvolatile memory device capable of laying out word lines in a straight line to reduce a layout area of a cell array and reduce source line resistance.

본 발명의 또다른 목적은 SAS 공정과 살리사이드 공정을 이용하여 워드라인 시밍 현상을 제거하고 소오스 라인 저항과 워드라인 저항을 감소시킬 수 있는 불휘발성 메모리 장치의 제조 방법을 제공하는데 있다.It is still another object of the present invention to provide a method of manufacturing a nonvolatile memory device capable of removing word line seaming and reducing source line resistance and word line resistance by using a SAS process and a salicide process.

본 발명의 또다른 목적은 SAS 공정과 살리사이드 공정을 이용하여 워드라인을 일직선으로 레이아웃하여 셀 어레이의 레이아웃 면적을 축소하고 소오스 라인 저항을 감소시킬 수 있는 불휘발성 메모리 장치의 제조 방법을 제공하는데 있다.It is still another object of the present invention to provide a method of manufacturing a nonvolatile memory device which can reduce the layout area of a cell array and reduce source line resistance by laying out word lines in a straight line using a SAS process and a salicide process. .

도 1은 종래 방법에 의한 NOR형 플래쉬 EEPROM 장치에 있어서, 메모리 셀 어레이의 일부를 도시한 레이아웃도이다.1 is a layout diagram showing a part of a memory cell array in a NOR flash EEPROM device according to a conventional method.

도 2는 도 1의 d-d' 선에 따른 단면도이다.FIG. 2 is a cross-sectional view taken along the line d-d 'of FIG. 1.

도 3a 및 도 3b는 종래의 SAS 공정을 설명하기 위한 단면도들이다.3A and 3B are cross-sectional views illustrating a conventional SAS process.

도 4는 종래의 SAS 공정을 이용한 NOR형 플래쉬 EEPROM 장치에 있어서, 메모리 셀 어레이의 일부를 도시한 레이아웃도이다.FIG. 4 is a layout diagram illustrating a part of a memory cell array in a NOR flash EEPROM device using a conventional SAS process.

도 5는 종래의 다른 방법에 의한 불휘발성 메모리 장치에 있어서, 메모리 셀 어레이의 일부를 도시한 레이아웃도이다.5 is a layout diagram illustrating a part of a memory cell array in a nonvolatile memory device according to another conventional method.

도 6a 및 도 6b는 종래의 살리사이드 공정을 설명하기 위한 단면도들이다.6A and 6B are cross-sectional views illustrating a conventional salicide process.

도 7은 본 발명의 제1 실시예에 의한 NOR형 플래쉬 EEPROM 장치에 있어서, 메모리 셀 어레이의 일부를 도시한 레이아웃도이다.Fig. 7 is a layout showing a part of a memory cell array in the NOR flash EEPROM device according to the first embodiment of the present invention.

도 8a 및 도 14는 도 7에 도시한 장치의 제조 방법을 설명하기 위한 단면도들이다.8A and 14 are cross-sectional views illustrating a method of manufacturing the apparatus shown in FIG. 7.

도 15는 본 발명의 제2 실시예에 의한 NOR형 플래쉬 EEPROM 장치에 있어서, 메모리 셀 어레이의 일부를 도시한 레이아웃도이다.FIG. 15 is a layout diagram showing a part of a memory cell array in the NOR flash EEPROM device according to the second embodiment of the present invention.

도 16 및 도 22b는 도 15에 도시한 장치의 제조 방법을 설명하기 위한 단면도들이다.16 and 22B are cross-sectional views illustrating a method of manufacturing the device shown in FIG. 15.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100, 200 : 실리콘 기판 101, 201 : 액티브 영역100, 200: silicon substrate 101, 201: active region

102 : 필드 산화막 104, 204 : 터널 산화막102: field oxide film 104, 204: tunnel oxide film

106, 206 : 제1 도전층 108, 208 : 층간 유전막106,206: first conductive layer 108,208: interlayer dielectric film

110, 210 : 컨트롤 게이트 112, 212 : 제1 절연층110, 210: control gate 112, 212: first insulating layer

116, 216 : 소오스/드레인 영역 118, 218 : 스페이서116, 216: source / drain regions 118, 218: spacer

120, 219 : 제1 금속층 124, 220 : 제3 절연층120, 219: first metal layer 124, 220: third insulating layer

122, 222 : 티타늄 실리사이드층 224 : 제4 절연층122, 222 titanium silicide layer 224 fourth insulating layer

126, 226 : 비트라인 콘택 128, 228 : 소오스 라인 콘택126, 226: bit line contact 128, 228: source line contact

130, 230 : 비트라인 132, 232 : 소오스 라인130, 230: bit line 132, 232: source line

상기 목적을 달성하기 위하여 본 발명은, 플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조의 메모리 셀 어레이를 갖는 불휘발성 메모리 장치에 있어서, 일정 간격으로 평행하게 배열된 복수개의 비트라인; 상기 비트라인과 평행하면서 그 하부에 형성된 제1 액티브 영역; 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인; 상기 비트라인과 워드라인이 교차하는 부위의 상기 제1 액티브 영역에 형성된 단위 셀; 상기 복수개의 비트라인마다 비트라인에 평행하게 배열된 더미 소오스 라인; 상기 더미 소오스 라인과 평행하면서 그 하부에 형성된 제2 액티브 영역; 상기 단위 셀과 단위 셀 사이에 교대로 형성된 소오스 및 드레인 영역; 상기 워드라인을 따라 상기 소오스 영역에 셀프-얼라인되어 형성되고 상기 더미 소오스 라인과 연결된 제3 액티브 영역; 및 상기 제1 액티브 영역의 드레인 영역의 상부와 상기 제3 액티브 영역의 상부, 그리고 상기 워드라인을 형성하는 컨트롤 게이트의 상부에 형성된 금속 실리사이드층을 구비하는 것을 특징으로 하는 불휘발성 메모리 장치를 제공한다.According to an aspect of the present invention, there is provided a nonvolatile memory device having a stacked gate structure in which a floating gate and a control gate are stacked, the plurality of bit lines arranged in parallel at regular intervals; A first active region parallel to the bit line and formed under the bit line; A plurality of word lines arranged at regular intervals perpendicular to the bit lines; A unit cell formed in the first active region where the bit line and the word line cross each other; A dummy source line arranged in parallel to a bit line for each of the plurality of bit lines; A second active region formed below and parallel to the dummy source line; Source and drain regions alternately formed between the unit cell and the unit cell; A third active region self-aligned to the source region along the word line and connected to the dummy source line; And a metal silicide layer formed on an upper portion of a drain region of the first active region, an upper portion of the third active region, and an upper portion of a control gate forming the word line. .

바람직하게는, 상기 금속 실리사이드층의 상부에 형성되며, 상기 제1 액티브 영역의 드레인 영역과 비트라인을 연결하기 위한 비트라인 콘택 및 상기 제3 액티브 영역과 더미 소오스 라인을 연결하기 위한 소오스 라인 콘택을 더 구비한다.Preferably, a bit line contact is formed on the metal silicide layer and connects a bit line contact for connecting the drain region and the bit line of the first active region and a source line contact for connecting the third active region and the dummy source line. It is further provided.

바람직하게는, 상기 액티브 영역들 사이에 형성된 필드 영역을 더 구비한다.Preferably, the method further includes a field region formed between the active regions.

바람직하게는, 상기 금속 실리사이드층은 상기 제2 액티브 영역의 드레인 영역의 상부에도 형성된다.Preferably, the metal silicide layer is also formed on the drain region of the second active region.

바람직하게는, 상기 금속 실리사이드층은 상기 제1 액티브 영역의 소오스 영역의 상부에도 형성된다.Preferably, the metal silicide layer is also formed on top of the source region of the first active region.

상기 다른 목적을 달성하기 위하여 본 발명은, 플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조의 메모리 셀 어레이를 갖는 불휘발성 메모리 장치에 있어서, 일정 간격으로 평행하게 배열된 복수개의 비트라인; 상기 비트라인과 평행하면서 그 하부에 형성된 제1 액티브 영역; 상기 메모리 셀 어레이 내에서 일직선으로 레이아웃되어 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인; 상기 비트라인과 워드라인이 교차하는 부위의 상기 제1 액티브 영역에 형성된 단위 셀; 상기 복수개의 비트라인마다 비트라인에 평행하게 배열된 더미 소오스 라인; 상기 더미 소오스 라인과 평행하면서 그 하부에 형성된 제2 액티브 영역; 상기 단위 셀과 단위 셀 사이에 교대로 형성된 소오스 및 드레인 영역; 상기 워드라인을 따라 상기 소오스 영역에 셀프-얼라인되어 형성되고 상기 더미 소오스 라인과 연결된 제3 액티브 영역; 상기 제1 액티브 영역의 드레인 영역의 상부, 상기 제2 액티브 영역의 소오스 및 드레인 영역의 상부, 그리고 상기 제3 액티브 영역의 상부에 형성된 금속 실리사이드층; 및 상기 제1 액티브 영역의 드레인 영역 상의 금속 실리사이드층의 상부와 상기 워드라인의 가장자리에 걸쳐서 형성되고, 상기 제2 액티브 영역의 소오스 및 드레인 영역 상의 금속 실리사이드층과 콘택되어 상기 더미 소오스 라인과 동일하게 형성된 금속 패드를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치를 제공한다.According to an aspect of the present invention, there is provided a nonvolatile memory device having a stacked gate structure in which a floating gate and a control gate are stacked, the plurality of bit lines arranged in parallel at regular intervals; A first active region parallel to the bit line and formed under the bit line; A plurality of word lines arranged in a straight line in the memory cell array and arranged at regular intervals perpendicular to the bit lines; A unit cell formed in the first active region where the bit line and the word line cross each other; A dummy source line arranged in parallel to a bit line for each of the plurality of bit lines; A second active region formed below and parallel to the dummy source line; Source and drain regions alternately formed between the unit cell and the unit cell; A third active region self-aligned to the source region along the word line and connected to the dummy source line; A metal silicide layer formed over the drain region of the first active region, over the source and drain regions of the second active region, and over the third active region; And an upper portion of the metal silicide layer on the drain region of the first active region and an edge of the word line, and contact with the metal silicide layer on the source and drain regions of the second active region to be the same as the dummy source line. Provided is a nonvolatile memory device comprising a formed metal pad.

바람직하게는, 상기 금속 패드의 상부에 형성되며, 상기 제1 액티브 영역의 드레인 영역과 비트라인을 연결하기 위한 비트라인 콘택 및 상기 제3 액티브 영역과 더미 소오스 라인을 연결하기 위한 소오스 라인 콘택을 더 구비한다.Preferably, the semiconductor device may further include a bit line contact formed on the metal pad, the bit line contact connecting the drain region and the bit line of the first active region, and the source line contact connecting the third active region and the dummy source line. Equipped.

상기 또다른 목적을 달성하기 위하여 본 발명은, 플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조의 메모리 셀 어레이를 갖는 불휘발성 메모리 장치의 제조 방법에 있어서, 반도체 기판의 상부에 필드 산화막을 형성하여 상기 기판을 액티브 영역과 필드 영역으로 구분하는 단계; 상기 액티브 영역의 상부에 터널 산화막, 플로팅 게이트, 층간 유전막 및 컨트롤 게이트가 순차적으로 적층된 스택형 게이트를 형성하는 단계; SAS 마스크를 사용하여 소오스 액티브 영역의 필드 산화막을 제거하는 단계; 상기 결과물의 상부에 불순물을 이온주입하여 상기 액티브 영역에 소오스/드레인 영역을 형성하는 단계; 상기 스택형 게이트의 측벽에 절연막 스페이서를 형성하는 단계; 상기 결과물의 상부에 제1 금속층을 형성하는 단계; 그리고 살리사이드 공정에 의해 상기 제1 금속층과 실리콘과의 콘택 영역에만 금속 실리사이드층을 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법을 제공한다.In accordance with another aspect of the present invention, there is provided a method of manufacturing a nonvolatile memory device having a memory cell array having a stacked gate structure in which a floating gate and a control gate are stacked, by forming a field oxide film on an upper portion of a semiconductor substrate. Dividing the substrate into an active region and a field region; Forming a stacked gate on which the tunnel oxide layer, the floating gate, the interlayer dielectric layer, and the control gate are sequentially stacked on the active region; Removing the field oxide film of the source active region using a SAS mask; Implanting impurities into the upper portion of the resultant to form source / drain regions in the active region; Forming insulating film spacers on sidewalls of the stacked gates; Forming a first metal layer on top of the resultant product; And forming a metal silicide layer only in a contact region between the first metal layer and silicon by a salicide process.

바람직하게는, 상기 스택형 게이트를 형성하는 단계는, 상기 필드 산화막이 형성된 기판의 상부에 터널 산화막 및 플로팅 게이트를 순차적으로 형성하는 단계; 상기 필드 산화막 상부의 플로팅 게이트를 식각하는 단계; 상기 결과물의 상부에 층간 유전막 및 컨트롤 게이트를 순차적으로 형성하는 단계; 및 상기 컨트롤 게이트, 층간 유전막 및 플로팅 게이트를 식각하여 스택형 게이트를 형성하는 단계로 이루어진다.Preferably, the forming of the stacked gate may include sequentially forming a tunnel oxide film and a floating gate on the substrate on which the field oxide film is formed; Etching the floating gate over the field oxide layer; Sequentially forming an interlayer dielectric film and a control gate on top of the resultant product; And forming a stacked gate by etching the control gate, the interlayer dielectric layer, and the floating gate.

바람직하게는, 상기 SAS 마스크는 소오스 영역 양옆의 스택형 게이트의 상부에서 드레인 영역 쪽은 피복하고 소오스 영역만 오픈되도록 패터닝된다.Preferably, the SAS mask is patterned so as to cover the drain region at the top of the stacked gate on either side of the source region and open only the source region.

바람직하게는, 상기 소오스/드레인 영역을 형성하는 단계에서 복수개의 마스크를 사용하여 서로 다른 구조의 소오스/드레인 영역을 형성한다.Preferably, in the forming of the source / drain regions, source / drain regions having different structures are formed by using a plurality of masks.

바람직하게는, 상기 소오스/드레인 영역을 형성하는 단계 후, 상기 결과물의 상부에 산화 공정을 실시하여 산화막을 형성하는 단계를 더 구비한다.Preferably, the method may further include forming an oxide film by performing an oxidation process on the resultant, after forming the source / drain regions.

바람직하게는, 상기 금속 실리사이드층을 형성하는 단계는, 상기 제1 금속층이 형성된 기판에 700℃ 이하의 열을 가하여 제1 금속층과 실리콘과의 콘택 영역에서 실리사이드 반응을 일으키는 단계; 반응하지 않고 남아있는 제1 금속층만을 선택적으로 제거하는 단계; 상기 결과물에 700℃ 이상의 열을 가하는 단계; 및 반응하지 않고 남아있는 제1 금속층만을 선택적으로 제거하는 단계로 이루어진다.Preferably, the forming of the metal silicide layer may include applying a heat of 700 ° C. or lower to a substrate on which the first metal layer is formed to cause a silicide reaction in a contact region between the first metal layer and silicon; Selectively removing only the remaining first metal layer without reacting; Applying heat at least 700 ° C. to the resultant; And selectively removing only the first metal layer remaining without reacting.

바람직하게는, 상기 금속 실리사이드층을 형성하는 단계 후, 상기 결과물의 상부에 절연층을 형성하는 단계; 상기 절연층을 식각하여 상기 드레인 영역 및 소오스 영역 상부의 금속 실리사이드층을 노출시키는 비트라인 콘택 및 소오스 라인 콘택을 형성하는 단계; 및 상기 결과물의 상부에 제2 금속층을 증착하고 이를 패터닝하여, 상기 비트라인 콘택을 통해 금속 실리사이드층과 연결되는 비트라인 및 상기 소오스 라인 콘택을 통해 금속 실리사이드층과 연결되는 더미 소오스 라인을 형성하는 단계를 더 구비한다.Preferably, after the forming of the metal silicide layer, forming an insulating layer on top of the resultant; Etching the insulating layer to form a bit line contact and a source line contact exposing the metal silicide layer over the drain region and the source region; And depositing and patterning a second metal layer on top of the resultant to form a bit line connected to the metal silicide layer through the bit line contact and a dummy source line connected to the metal silicide layer through the source line contact. It is further provided.

상기 또다른 목적을 달성하기 위하여 본 발명은, 플로팅 게이트와 컨트롤 게이트가 적층된 스택형 게이트 구조의 메모리 셀 어레이를 갖는 불휘발성 메모리 장치의 제조 방법에 있어서, 반도체 기판의 상부에 필드 산화막을 형성하여 상기 기판을 액티브 영역과 필드 영역으로 구분하는 단계; 상기 액티브 영역의 상부에 터널 산화막, 플로팅 게이트, 층간 유전막 및 컨트롤 게이트가 순차적으로 적층된 스택형 게이트를 형성하는 단계; SAS 마스크를 사용하여 소오스 액티브 영역의 필드 산화막을 제거하는 단계; 상기 결과물의 상부에 불순물을 이온주입하여 상기 액티브 영역에 소오스/드레인 영역을 형성하는 단계; 상기 스택형 게이트의 측벽에 절연막 스페이서를 형성하는 단계; 상기 결과물의 상부에 제1 금속층을 형성하는 단계; 비트라인 콘택 영역과 더미 소오스 라인 영역의 상기 제1 금속층의 상부에 절연층 패턴을 형성하는 단계; 및 살리사이드 공정에 의해 상기 제1 금속층과 실리콘과의 콘택 영역에만 금속 실리사이드층을 형성하고, 상기 절연층 패턴과 실리사이드층의 사이에 상기 제1 금속층으로 이루어진 금속 패드를 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법을 제공한다.In accordance with another aspect of the present invention, there is provided a method of manufacturing a nonvolatile memory device having a memory cell array having a stacked gate structure in which a floating gate and a control gate are stacked, by forming a field oxide film on an upper portion of a semiconductor substrate. Dividing the substrate into an active region and a field region; Forming a stacked gate on which the tunnel oxide layer, the floating gate, the interlayer dielectric layer, and the control gate are sequentially stacked on the active region; Removing the field oxide film of the source active region using a SAS mask; Implanting impurities into the upper portion of the resultant to form source / drain regions in the active region; Forming insulating film spacers on sidewalls of the stacked gates; Forming a first metal layer on top of the resultant product; Forming an insulating layer pattern on the first metal layer in the bit line contact region and the dummy source line region; And forming a metal silicide layer only in a contact region between the first metal layer and silicon by a salicide process, and forming a metal pad made of the first metal layer between the insulating layer pattern and the silicide layer. A method of manufacturing a nonvolatile memory device is provided.

바람직하게는, 상기 금속 실리사이드층을 형성하는 단계는, 상기 절연층 패턴이 형성된 기판에 700℃ 이하의 열을 가하여 제1 금속층과 실리콘과의 콘택 영역에서 실리사이드 반응을 일으키는 단계; 상기 절연층 패턴이 형성되지 않은 영역의 반응하지 않고 남아있는 제1 금속층만을 선택적으로 제거하는 단계; 상기 결과물에 700℃ 이상의 열을 가하는 단계; 및 상기 절연층 패턴이 형성되지 않은 영역의 반응하지 않고 남아있는 제1 금속층만을 선택적으로 제거하는 단계로 이루어진다.Preferably, the forming of the metal silicide layer may include applying a heat of 700 ° C. or lower to a substrate on which the insulating layer pattern is formed to cause a silicide reaction in a contact region between the first metal layer and silicon; Selectively removing only the first metal layer that remains unreacted in the region where the insulating layer pattern is not formed; Applying heat at least 700 ° C. to the resultant; And selectively removing only the first metal layer remaining without reacting in the region where the insulating layer pattern is not formed.

바람직하게는, 상기 금속 실리사이드층을 형성하는 단계 후, 상기 결과물의 상부에 절연층을 형성하는 단계; 상기 절연층 및 절연층 패턴을 식각하여 상기 드레인 영역 및 소오스 영역 상부의 금속 패드를 노출시키는 비트라인 콘택 및 소오스 라인 콘택을 형성하는 단계; 및 상기 결과물의 상부에 제2 금속층을 증착하고 이를 패터닝하여, 상기 비트라인 콘택을 통해 금속 패드와 연결되는 비트라인 및 상기 소오스 라인 콘택을 통해 금속 패드와 연결되는 더미 소오스 라인을 형성하는 단계를 더 구비한다.Preferably, after the forming of the metal silicide layer, forming an insulating layer on top of the resultant; Etching the insulating layer and the insulating layer pattern to form bit line contacts and source line contacts exposing metal pads over the drain and source regions; And depositing and patterning a second metal layer on top of the resultant to form a bit line connected to the metal pad through the bit line contact and a dummy source line connected to the metal pad through the source line contact. Equipped.

상술한 바와 같이 본 발명에 의하면, SAS 공정을 이용하여 워드라인과 워드라인 사이의 간격을 줄일 수 있으며, 살리사이드 공정을 이용하여 메모리 셀의 소오스/드레인 영역과 워드라인용 컨트롤 게이트의 상부에 실리사이드층을 형성함으로써 소오스 라인 저항 및 워드라인 저항을 줄일 수 있다. 따라서, 셀 어레이의 집적도를 증가시킬수 있다. 또한, 살리사이드 공정으로 워드라인에 실리사이드층을 형성하므로 워드라인의 시밍 현상을 개선할 수 있다.As described above, according to the present invention, the spacing between the word line and the word line can be reduced by using the SAS process, and the silicide is formed on the source / drain regions of the memory cell and the control gate for the word line by using the salicide process. By forming the layer, the source line resistance and the word line resistance can be reduced. Thus, the degree of integration of the cell array can be increased. In addition, since the silicide layer is formed on the word line by the salicide process, seaming of the word line may be improved.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 7은 본 발명의 제1 실시예에 의한 NOR형 플래쉬 EEPROM 장치에 있어서, 메모리 셀 어레이의 일부를 도시한 레이아웃도로서, 도 4에 도시한 종래의 레이아웃과 동일하다.FIG. 7 is a layout diagram showing a part of a memory cell array in the NOR flash EEPROM device according to the first embodiment of the present invention, which is the same as the conventional layout shown in FIG.

도 7을 참조하면, 일정 간격으로 형성되는 다수의 비트라인(130) 및 워드라인(110)을 포함하는 메모리 셀 어레이에 있어서, 상기 워드라인(110)과 금속층으로 이루어진 비트라인(130)이 직교하는 영역에 플로팅 게이트(106)와 컨트롤 게이트(110)가 적층된 스택형 게이트 구조로 이루어진 단위 셀이 형성된다. 두 개의 단위 셀은 하나의 비트라인 콘택(126)에 의해 비트라인(130)과 연결된다. 상기 플로팅 게이트(106)는 액티브 영역과 상기 액티브 영역 양측의 필드 영역 가장자리의 일부 영역에 걸쳐서 형성됨으로써 이웃한 셀의 플로팅 게이트와 분리된다. 상기 컨트롤 게이트(110)는 필드 영역을 사이에 두고 독립적으로 형성된 플로팅 게이트(106)를 포함하여 이웃한 셀의 컨트롤 게이트와 연결됨으로써 워드라인을 형성한다.Referring to FIG. 7, in a memory cell array including a plurality of bit lines 130 and word lines 110 formed at regular intervals, the word lines 110 and the bit lines 130 formed of a metal layer are orthogonal to each other. A unit cell formed of a stacked gate structure in which the floating gate 106 and the control gate 110 are stacked is formed in an area of the region. The two unit cells are connected to the bit line 130 by one bit line contact 126. The floating gate 106 is formed over the active region and a portion of the edge of the field region on both sides of the active region to be separated from the floating gate of the neighboring cell. The control gate 110 includes a floating gate 106 independently formed with a field region interposed therebetween to form a word line by being connected to a control gate of a neighboring cell.

상기 비트라인(130)의 하부에는 비트라인과 평행한 제1 액티브 영역(101a)이 형성된다. 복수개의 비트라인(130)마다 비트라인에 평행한 더미 소오스 라인(132)이 형성되며, 상기 더미 소오스 라인(132)의 하부에는 더미 소오스 라인과 평행한 제2 액티브 영역(101b)이 형성된다. 상기 비트라인(130)과 워드라인(110)이 교차하는 부위에 단위 셀이 형성되는 것과 마찬가지로, 상기 더미 소오스 라인(132)과 워드라인(110)이 교차하는 부위의 제2 액티브 영역(101b)에 더미 셀이 형성된다. 인접한 단위 셀들은 서로 반대 방향으로 형성되어 소오스/드레인 영역을 공유하며, 제3 액티브 영역(101c)이 워드라인(110)을 따라 상기 소오스 영역에 셀프-얼라인되어 형성된다. 여기서, 상기 제3 액티브 영역(101c)은 SAS 공정에 의해 형성되는 공통 소오스 라인을 일컫는다.The first active region 101a parallel to the bit line is formed under the bit line 130. A dummy source line 132 parallel to the bit line is formed for each of the bit lines 130, and a second active region 101b parallel to the dummy source line is formed under the dummy source line 132. Similar to the case where the unit cell is formed at the intersection of the bit line 130 and the word line 110, the second active region 101b at the intersection of the dummy source line 132 and the word line 110. A dummy cell is formed in the. Adjacent unit cells are formed in opposite directions to share a source / drain region, and a third active region 101c is self-aligned to the source region along the word line 110. Here, the third active region 101c refers to a common source line formed by a SAS process.

또한, 본 발명의 NOR형 플래쉬 EEPROM 셀 어레이에 의하면, 상기 제1 및 제2 액티브 영역(101a, 101b)의 소오스/드레인 영역의 상부와 상기 제3 액티브 영역(101c)의 상부, 그리고 상기 워드라인을 형성하는 컨트롤 게이트(110)의 상부에 금속 실리사이드층(도시하지 않음)이 형성된다. 상기 금속 실리사이드층의 상부에는 제1 액티브 영역(101a)의 드레인 영역과 비트라인(130)을 연결하기 위한 비트라인 콘택(126) 및 상기 제3 액티브 영역(101c)과 더미 소오스 라인(132)을 연결하기 위한 소오스 라인 콘택(128)이 형성된다.Further, according to the NOR flash EEPROM cell array of the present invention, an upper portion of the source / drain regions of the first and second active regions 101a and 101b, an upper portion of the third active region 101c, and the word line are provided. A metal silicide layer (not shown) is formed on the control gate 110 to form a gap. The bit line contact 126 for connecting the drain region of the first active region 101a and the bit line 130 and the third active region 101c and the dummy source line 132 are formed on the metal silicide layer. Source line contacts 128 are formed for connection.

도 8a 내지 도 14는 본 발명의 제1 실시예에 의한 NOR형 플래쉬 EEPROM 장치의 제조 방법을 설명하기 위한 단면도들이다. 여기서, 각 a도는 도 7의 A-A' 선에 따른 단면도이고, 각 b도는 도 7의 B-B' 선에 따른 단면도이다.8A to 14 are cross-sectional views illustrating a method of manufacturing a NOR flash EEPROM device according to a first embodiment of the present invention. Here, each a degree is sectional drawing along the A-A 'line of FIG. 7, and each b degree is sectional drawing along the B-B' line of FIG.

도 8a 및 도 8b는 메모리 셀의 스택형 게이트를 형성하는 단계를 도시한다. 먼저, p형의 실리콘 기판(100)의 표면에 사진 및 이온주입 공정을 사용하여 n형 불순물을 주입한 후 고온 열처리를 통해 상기 n형 불순물을 원하는 깊이까지 확산시킴으로써 n형 웰(도시하지 않음)을 형성한다. 이어서, 사진 및 이온주입 공정을 사용하여 상기 n형 웰을 제외한 기판 표면 및 상기 n형 웰 내의 메모리 셀 어레이 영역에 p형 불순물을 주입한 후 이를 고온 열처리에 의해 확산시킴으로써 p형 웰을 형성한다. 통상적으로, 주변 회로부의 NMOS 트랜지스터가 형성되어질 웰을 p형 웰이라 칭하고, 상기 n형 웰 내의 메모리 셀 어레이 영역에 형성되는 웰을 포켓 p형 웰(pocket p-well)이라 칭한다.8A and 8B illustrate forming a stacked gate of a memory cell. First, n-type impurities are implanted into the surface of the p-type silicon substrate 100 using photolithography and ion implantation processes, and then the n-type impurities are diffused to a desired depth through high temperature heat treatment (not shown). To form. Subsequently, p-type impurities are implanted into the surface of the substrate excluding the n-type well and the memory cell array region in the n-type well by using a photo and ion implantation process, and then diffused by high temperature heat treatment to form the p-type well. Typically, a well in which an NMOS transistor of a peripheral circuit portion is to be formed is called a p-type well, and a well formed in a memory cell array region in the n-type well is called a pocket p-well.

이어서, 상기와 같이 웰을 형성한 후, 통상의 아이솔레이션 공정, 예컨대 실리콘 부분 산화(local oxidation of silicon; LOCOS) 공정이나 버퍼-폴리실리콘 LOCOS(polysilicon buffered LOCOS; PBL) 공정을 실시하여 상기 기판(100)의 상부에 4000∼6000Å의 두께를 갖는 필드 산화막(102)을 형성하여 기판(100)을 액티브 영역과 필드 영역으로 구분한다. 다음에, 상기 액티브 영역과 필드 영역의 경계 부분에 생긴 불필요한 막들을 제거하기 위하여 희생 산화막을 형성한 후, 습식 식각 공정으로 상기 희생 산화막을 모두 제거한다.Subsequently, the wells are formed as described above, and then the substrate 100 is subjected to a conventional isolation process such as a local oxidation of silicon (LOCOS) process or a buffer-polysilicon buffered LOCOS (LOCOS) process. ), A field oxide film 102 having a thickness of 4000 to 6000 GPa is formed on top of the substrate 100 to divide the substrate 100 into an active region and a field region. Next, a sacrificial oxide film is formed to remove unnecessary films formed at the boundary between the active area and the field area, and then the sacrificial oxide film is removed by a wet etching process.

이어서, 상기 액티브 영역의 상부에 얇은 산화막 또는 산질화막을 70∼100Å 두께로 얇게 성장시킴으로써 터널 산화막(104)을 형성한다. 계속해서, 결과물의 상부에 플로팅 게이트(106)로, 예컨대 폴리실리콘층을 화학 기상 증착(chemical vapor deposition; 이하 "CVD"라 한다) 방법에 의해 1000∼2000Å의 두께로 증착하고 인(P)을 다량 함유한 POCl₃을 침적하여 상기 플로팅 게이트(106)를 n⁺형으로 도핑시킨다. 다음에, 사진식각 공정을 통해 셀 어레이 영역의 필드 산화막(102) 상부의 플로팅 게이트(106)를 건식 식각으로 제거함으로써, 비트라인을 따라 이웃한 셀 간의 플로팅 게이트를 서로 분리시킨다. 이어서, 상기 결과물의 상부에 플로팅 게이트와 컨트롤 게이트를 절연시키기 위한 층간 유전막(108)으로, 예컨대 ONO막을 형성한다. 즉, 상기 플로팅 게이트(106)를 산화시켜 약 50∼100Å 두께의 제1 산화막을 성장시킨 후, 그 위에 약 100∼200Å 두께의 질화막을 증착하고 상기 질화막을 산화시켜 40Å 정도의 두께의 제2 산화막을 성장시킴으로써, 환산 산화막 두께가 150∼200Å 정도인 ONO막(108)을 형성한다. 다음에, 상기 층간 유전막(108)의 상부에 컨트롤 게이트(110)로, 예컨대 폴리실리콘층을 CVD 방법에 의해 1000∼2000Å의 두께로 증착하고 인(P)을 다량 함유한 POCl₃을 침적하여 상기 컨트롤 게이트(110)를 n⁺형으로 도핑시킨다. 이어서, 사진식각 공정을 통해 상기 컨트롤 게이트(110), 층간 유전막(108) 및 플로팅 게이트(106)를 셀프-얼라인적으로 차례로 식각하여 메모리 셀의 스택형 게이트를 형성한다.Subsequently, the tunnel oxide film 104 is formed by thinly growing a thin oxide film or an oxynitride film to a thickness of 70 to 100 Å on the active region. Subsequently, a floating gate 106 is deposited on top of the resultant, for example, a polysilicon layer is deposited to a thickness of 1000 to 2000 kPa by chemical vapor deposition (hereinafter referred to as "CVD") method and phosphorus (P) is deposited. A large amount of POCl ₃ is deposited to dope the floating gate 106 to n ⁺ type. Next, the floating gate 106 on the field oxide layer 102 of the cell array region is removed by dry etching through a photolithography process, thereby separating the floating gates between neighboring cells along the bit line. Subsequently, an ONO film is formed of the interlayer dielectric film 108 for insulating the floating gate and the control gate on top of the resultant product. That is, the floating gate 106 is oxidized to grow a first oxide film having a thickness of about 50 to about 100 kW, a nitride film having a thickness of about 100 to about 200 kW is deposited thereon, and the second oxide film having a thickness of about 40 kW is deposited by oxidizing the nitride film. Is grown to form an ONO film 108 having a converted oxide film thickness of about 150 to 200 Å. Next, a control layer 110 is deposited on the interlayer dielectric layer 108, for example, a polysilicon layer is deposited by a CVD method to a thickness of 1000 to 2000 GPa, and POCl ₃ containing a large amount of phosphorus (P) is deposited. The control gate 110 is doped to n ⁺ type. Subsequently, the control gate 110, the interlayer dielectric layer 108, and the floating gate 106 are sequentially etched in a self-aligned manner through a photolithography process to form a stacked gate of the memory cell.

도 9a 및 도 9b는 SAS 식각 공정을 실시하는 단계를 도시한다. 상기와 같이 메모리 셀의 스택형 게이트를 형성한 후, 도 7의 레이아웃도에 도시한 SAS 식각 영역과 같이 메모리 셀의 소오스 영역 양옆의 컨트롤 게이트(110) 위에서 드레인 영역 쪽은 피복하고 소오스 영역만 오픈되도록 사진 공정을 통해 포토레지스트 패턴(111)을 형성한다. 이어서, 폴리실리콘막과 산화막 간에 높은 식각 선택비를 갖는 레시피(recipe)를 적용하여 상기 폴리실리콘 컨트롤 게이트(110)를 마스크로 하여 노출된 소오스 영역의 필드 산화막(102)을 식각한다.9A and 9B illustrate steps for performing a SAS etch process. After forming the stacked gate of the memory cell as described above, the drain region is covered and only the source region is opened on the control gate 110 on both sides of the source region of the memory cell as shown in the SAS etching region shown in the layout diagram of FIG. 7. The photoresist pattern 111 is formed through a photo process. Next, a recipe having a high etching selectivity between the polysilicon film and the oxide film is applied to etch the field oxide film 102 in the exposed source region using the polysilicon control gate 110 as a mask.

도 10a 및 도 10b는 메모리 셀의 소오스/드레인 영역(116a, 116b) 및 공통 소오스 라인 (즉, 제3 액티브 영역)(101c)을 형성하는 단계를 도시한다. 상기 SAS 포토레지스트 패턴(111)을 제거한 후, 셀 어레이 영역에 n⁺불순물(114), 예컨대 비소(As)를 5.0E15#/㎤의 도즈와 75keV의 에너지로 이온주입함으로써 메모리 셀의 소오스/드레인 영역(116a,116b)을 형성한다. 이와 동시에, 상기 SAS 식각 공정에 의해 노출된 소오스 액티브 영역에도 상기 n⁺불순물(114)이 이온주입됨으로써 워드라인 방향으로 인접한 셀의 소오스 영역들을 연결시키는 공통 소오스 라인(101c)을 형성한다.10A and 10B illustrate forming source / drain regions 116a and 116b and a common source line (ie, third active region) 101c of a memory cell. After removing the SAS photoresist pattern 111, the source / drain of the memory cell is ion-implanted with n ⁺ impurities 114 such as arsenic (As) at a dose of 5.0E15 # / cm3 and energy of 75keV in the cell array region. Regions 116a and 116b are formed. At the same time, the n ⁺ impurity 114 is ion-implanted into the source active region exposed by the SAS etching process to form a common source line 101c connecting the source regions of adjacent cells in the word line direction.

여기서, 도시하지는 않았으나, 복수개의 마스크를 사용하여 여러 종류의 소오스/드레인 접합 구조를 형성할 수도 있다.Although not shown, various types of source / drain junction structures may be formed using a plurality of masks.

이어서, 상기와 같이 소오스/드레인 영역(116a, 116b) 및 공통 소오스 라인(101c)을 형성한 후, 열산화 공정을 진행하여 노출된 실리콘 기판 상에서 100Å 내외의 두께를 갖는 제1 절연층(112)을 형성한다. 상기 제1 절연층(112)은 스택형 게이트를 형성하기 위한 셀프-얼라인 식각 공정시 터널 산화막(104)이 받은 손상(damage)을 큐어링함과 동시에, 기주입된 불순물을 스택형 게이트의 엣지와 적절히 오버랩되도록 원하는 깊이까지 확산시키는 역할을 한다. 또한, 소오스/드레인 영역을 형성하기 위한 이온주입 공정시 차단막을 형성하여 주기 위하여 상기 이온주입 공정 전에 열산화 공정을 실시하여 제1 절연층(112)을 형성하고, 상기 이온주입 공정 후에 실시되는 후속 열처리 공정에 의해 기주입된 불순물의 확산을 유도할 수도 있다. 또한, 소자에 영향이 없다면 상기 제1 절연층(112)을 형성하는 공정을 생략할 수 있다.Subsequently, after forming the source / drain regions 116a and 116b and the common source line 101c as described above, the first insulating layer 112 having a thickness of about 100 μs on the exposed silicon substrate is subjected to a thermal oxidation process. To form. The first insulating layer 112 cures the damage received by the tunnel oxide layer 104 during the self-aligned etching process for forming the stacked gate, and simultaneously impregnates the impurity implanted with the edge of the stacked gate. And spreads to the desired depth so that it overlaps properly. In addition, a thermal oxidation process is performed before the ion implantation process to form a first insulating layer 112 to form a blocking film during the ion implantation process for forming a source / drain region, and a subsequent process performed after the ion implantation process. The heat treatment process may induce diffusion of pre-injected impurities. In addition, if there is no influence on the device, the process of forming the first insulating layer 112 may be omitted.

도 11a 및 도 11b는 절연막 스페이서(118)를 형성하는 단계를 도시한다. 상기와 같이 제1 절연층(112)을 형성한 후, 결과물의 상부에 제2 절연층으로서, 예컨대 500∼1500Å 두께의 산화막을 증착하고 이를 에치백(etch-back)하여 상기 스택형 게이트의 측벽에 스페이서(118)를 형성한다.11A and 11B illustrate forming an insulating film spacer 118. After the first insulating layer 112 is formed as described above, an oxide film having a thickness of, for example, 500-1500 Å is deposited as a second insulating layer on the resultant, and then etched back to the sidewall of the stacked gate. The spacer 118 is formed in this.

도 12a 및 도 12b는 제1 금속층(120)을 형성하는 단계를 도시한다. 상기와 같이 스페이서(118)를 형성한 후, 결과물의 상부에 실리사이드를 형성하기 위한 제1 금속층(120)으로, 예컨대 티타늄(Ti)을 스퍼터링이나 CVD 방법을 통해 300∼1000Å의 두께로 증착한다. 여기서, 상기 제1 금속층(120)으로 티타늄 대신에 8족 금속물(Pt, Pd, Co 등)을 사용할 수도 있다.12A and 12B illustrate forming the first metal layer 120. After the spacer 118 is formed as described above, titanium (Ti), for example, is deposited to a thickness of 300 to 1000 Å by the sputtering or CVD method as the first metal layer 120 for forming silicide on the upper part of the resultant. In this case, instead of titanium, Group 8 metals (Pt, Pd, Co, etc.) may be used as the first metal layer 120.

도 13a 및 도 13b는 티타늄 실리사이드층(122)을 형성하는 단계를 도시한다. 상기와 같이 제1 금속층(120)을 형성한 후, 웨이퍼에 첫 번째로 700℃ 이하의 열, 바람직하게는 650℃, 질소(N₂) 분위기에서 30분 정도 열을 가하여 티타늄층(120)과 실리콘과의 콘택 영역에서 티타늄과 실리콘 간에 실리사이드 반응이 일어나게 함으로써 티타늄 실리사이드층(TiSix)(122)을 형성한다. 이때, 상기 열처리의 온도와 시간을 조절하여 적당한 두께만큼만 반응하게 함으로써 반응하지 않은 티타늄층을 남긴다. 이어서, 산화막, 실리콘 기판(100) 및 티타늄 실리사이드층(122)에는 손상을 주지 않는 식각 용액, 예컨대 황산(H₂SO₄) 또는 질산(NH₄OH)을 사용한 습식 식각 방법으로 반응하지 않고 남아있는 티타늄층(120)만을 선택적으로 제거한다. 그 결과, 노출된 소오스/드레인 영역(116a, 116b), 공통 소오스 라인(101c) 및 컨트롤 게이트(110)의 상부가 티타늄 실리사이드층(122)으로 덮이게 된다. 다음에, 웨이퍼에 두 번째로 700℃ 이상의 열, 바람직하게는 850℃, 질소(N₂) 분위기에서 30분 정도 열을 가하여 첫 번째 실리사이드 반응으로 형성된 티타늄 실리사이드(TiSix)를 완전한 티타늄 실리사이드(TiSi₂)로 형성한다. 계속해서, 산화막, 실리콘 기판(100) 및 실리사이드층(122)에는 손상을 주지 않는 식각 용액, 예컨대 H₂SO₄또는 NH₄OH를 사용한 습식 식각 방법으로 반응하지 않고 남아있는 티타늄층(120)만을 선택적으로 제거한다.13A and 13B illustrate forming a titanium silicide layer 122. After the first metal layer 120 is formed as described above, the titanium layer 120 is first heated to a wafer of 700 ° C. or less, preferably 650 ° C. for 30 minutes in an atmosphere of nitrogen (N ₂ ). In the contact region with silicon, a silicide reaction occurs between titanium and silicon to form a titanium silicide layer (TiSix) 122. At this time, by controlling the temperature and time of the heat treatment to react only by a suitable thickness leaving an unreacted titanium layer. Subsequently, the oxide film, the silicon substrate 100 and the titanium silicide layer 122 remain unreacted by a wet etching method using an etching solution, such as sulfuric acid (H ₂ SO ₄ ) or nitric acid (NH ₄ OH), which is not damaged. Only the titanium layer 120 is selectively removed. As a result, the exposed source / drain regions 116a and 116b, the common source line 101c and the top of the control gate 110 are covered with the titanium silicide layer 122. Next, the titanium silicide (TiSix) formed by the first silicide reaction was heated to a wafer at a temperature of 700 ° C. or higher, preferably at 850 ° C. for 30 minutes in a nitrogen (N ₂ ) atmosphere, to form a complete titanium silicide (TiSi _2). To form). Subsequently, only the titanium layer 120 remaining without reacting to the oxide film, the silicon substrate 100 and the silicide layer 122 without being reacted by a wet etching method using an etching solution that does not damage, for example, H ₂ SO ₄ or NH ₄ OH. Optionally remove

여기서, 상기한 두 번째 열처리와 선택적 습식 식각 공정을 생략하고 후속하는 공정들에서 적당한 열, 예컨대 750∼950℃의 열을 가할 수도 있다.Here, the second heat treatment and the selective wet etching process described above may be omitted and a suitable heat, such as 750 to 950 ° C., may be applied in subsequent steps.

도 14는 도 7의 A-A' 선에 따른 단면도이다. 상기와 같이 티타늄 실리사이드층(122)을 형성한 후, 결과물의 상부에 제3 절연층(124)을 증착한다. 구체적으로, 티타늄 실리사이드층(122)이 형성된 결과물의 상부에 고온 산화막(HTO)을 약 1000Å의 두께로 증착한 후, 그 위에 BPSG막을 약 5000Å의 두께로 증착하고 900℃에서 리플로우(reflow) 공정을 수행하여 상기 BPSG막의 표면을 평탄화시킴으로써 제3 절연층(124)을 형성한다.14 is a cross-sectional view taken along line AA ′ of FIG. 7. After the titanium silicide layer 122 is formed as described above, the third insulating layer 124 is deposited on the resultant. Specifically, a high temperature oxide film (HTO) is deposited to a thickness of about 1000 GPa on top of the resultant formed titanium silicide layer 122, and then a BPSG film is deposited to a thickness of about 5000 GPa on the reflow process at 900 ° C. To form a third insulating layer 124 by planarizing the surface of the BPSG film.

이어서, 사진식각 공정을 통해 셀의 드레인 영역(116b) 상부에 적층되어 있는 제3 절연층(124)을 식각하여 비트라인 콘택(126)을 형성한다. 바람직하게는, 습식 식각과 건식 식각을 연속적으로 실시하여 콘택홀을 형성함으로써, 콘택 프로파일을 개선한다. 이때, 예컨대 16∼32 비트마다 하나씩 소오스 영역(116a)의 상부에 적층되어 있는 제3 절연층(124)도 식각되어 소오스 라인 콘택(도 7의 참조 번호 128)이 형성된다. 상기 소오스 라인 콘택은 필요에 따라 원하는 간격으로 형성한다.Next, a bit line contact 126 is formed by etching the third insulating layer 124 stacked on the drain region 116b of the cell through a photolithography process. Preferably, the contact profile is improved by continuously performing wet etching and dry etching to form a contact hole. At this time, for example, the third insulating layer 124 stacked on the source region 116a, one for every 16 to 32 bits, is also etched to form a source line contact (reference numeral 128 in FIG. 7). The source line contacts are formed at desired intervals as needed.

다음에, 상기 콘택홀들이 형성된 결과물의 상부에 제2 금속층으로, 예컨대 실리사이드층이나 폴리사이드층을 증착하고 이를 사진식각 공정을 통해 패터닝함으로써, 비트라인 콘택(126)을 통해 셀의 드레인 영역(116b)에 전기적으로 연결되는 비트라인(130)을 형성한다. 이때, 상기 소오스 라인 콘택을 통해 공통 소오스 라인(101c)에 전기적으로 연결되는 더미 소오스 라인(도 7의 참조 번호 132)이 함께 형성된다.Next, by depositing a second metal layer, for example, a silicide layer or a polyside layer, on top of the resultant formed contact hole and patterning it through a photolithography process, the drain region 116b of the cell through the bitline contact 126. ) To form a bit line 130 electrically connected thereto. In this case, a dummy source line (reference numeral 132 of FIG. 7) electrically connected to the common source line 101c through the source line contact is formed together.

상술한 바와 같이 본 발명의 제1 실시예에 의하면, 살리사이드 공정으로 워드라인(110)에 실리사이드층을 형성하기 때문에, 폴리실리콘층에 실리사이드층을 증착하는 종래의 방법에서 발생하는 워드라인의 시밍 현상을 개선할 수 있다. 또한, 메모리 셀의 소오스/드레인 영역(116a, 116b)과 워드라인용 컨트롤 게이트(110)의 상부에 실리사이드층(122)을 형성함으로써 소오스 라인 저항 및 워드라인 저항을 줄일 수 있다.As described above, according to the first embodiment of the present invention, since the silicide layer is formed on the word line 110 by the salicide process, seaming of the word line generated in the conventional method of depositing the silicide layer on the polysilicon layer is performed. The phenomenon can be improved. In addition, the source line resistance and the word line resistance may be reduced by forming the silicide layer 122 on the source / drain regions 116a and 116b of the memory cell and the word gate control gate 110.

도 15를 참조하면, 일정 간격으로 형성되는 다수의 비트라인(230) 및 워드라인(210)을 포함하는 메모리 셀 어레이에 있어서, 상기 워드라인(210)과 금속층으로 이루어진 비트라인(230)이 직교하는 영역에 플로팅 게이트(206)와 컨트롤 게이트(210)가 적층된 스택형 게이트 구조로 이루어진 단위 셀이 형성된다. 두 개의 단위 셀은 하나의 비트라인 콘택(도시하지 않음)에 의해 비트라인(230)과 연결된다. 상기 플로팅 게이트(206)는 액티브 영역과 상기 액티브 영역 양측의 필드 영역 가장자리의 일부 영역에 걸쳐서 형성됨으로써 이웃한 셀의 플로팅 게이트와 분리된다. 상기 컨트롤 게이트(210)는 필드 영역을 사이에 두고 독립적으로 형성된 플로팅 게이트(206)를 포함하여 이웃한 셀의 컨트롤 게이트와 연결됨으로써 워드라인을 형성한다.Referring to FIG. 15, in a memory cell array including a plurality of bit lines 230 and word lines 210 formed at regular intervals, the word lines 210 and the bit lines 230 made of a metal layer are orthogonal to each other. A unit cell having a stacked gate structure in which the floating gate 206 and the control gate 210 are stacked is formed in an area of the region. The two unit cells are connected to the bit line 230 by one bit line contact (not shown). The floating gate 206 is formed over the active region and a portion of the edge of the field region on both sides of the active region to be separated from the floating gate of the neighboring cell. The control gate 210 includes a floating gate 206 independently formed with a field region interposed therebetween to form a word line by being connected to a control gate of a neighboring cell.

상기 비트라인(230)의 하부에는 비트라인과 평행한 제1 액티브 영역(201a)이 형성된다. 복수개의 비트라인(230)마다 비트라인에 평행한 더미 소오스 라인(232)이 형성되며, 상기 더미 소오스 라인(232)의 하부에는 더미 소오스 라인과 평행한 제2 액티브 영역(201b)이 형성된다. 상기 비트라인(230)과 워드라인(210)이 교차하는 부위에 단위 셀이 형성되는 것과 마찬가지로, 상기 더미 소오스 라인(232)과 워드라인(210)이 교차하는 부위의 제2 액티브 영역(201b)에 더미 셀이 형성된다. 인접한 단위 셀들은 서로 반대 방향으로 형성되어 소오스/드레인 영역을 공유하며, 제3 액티브 영역(201c)이 워드라인(210)을 따라 상기 소오스 영역에 셀프-얼라인되어 형성된다. 여기서, 상기 제3 액티브 영역(201c)은 SAS 공정에 의해 형성되는 공통 소오스 라인을 일컫는다.A first active region 201a is formed below the bit line 230 in parallel with the bit line. A dummy source line 232 parallel to the bit line is formed for each of the bit lines 230, and a second active region 201b parallel to the dummy source line is formed under the dummy source line 232. Similar to the case where the unit cell is formed at the intersection of the bit line 230 and the word line 210, the second active region 201b at the intersection of the dummy source line 232 and the word line 210. A dummy cell is formed in the. Adjacent unit cells are formed in opposite directions to share a source / drain region, and a third active region 201c is self-aligned to the source region along the word line 210. Here, the third active region 201c refers to a common source line formed by a SAS process.

또한, 본 발명의 NOR형 플래쉬 EEPROM 셀 어레이에 의하면, 상기 제1 액티브 영역(201a)의 소오스/드레인 영역의 상부, 상기 제2 액티브 영역(201b)의 소오스/드레인 영역의 상부, 그리고 상기 제3 액티브 영역(201c)의 상부에 금속 실리사이드층(222)이 형성된다. 인접한 두 개의 셀이 공유하는 드레인 영역은 그 상부에 형성된 비트라인 콘택을 통해 비트라인(230)과 연결되며, 상기 제3 액티브 영역(201c)은 복수개의 비트라인마다 제2 액티브 영역(201b) 상에 형성된 소오스 라인 콘택(도시하지 않음)을 통해 더미 소오스 라인(232)에 연결된다.Further, according to the NOR flash EEPROM cell array of the present invention, an upper portion of the source / drain region of the first active region 201a, an upper portion of the source / drain region of the second active region 201b, and the third The metal silicide layer 222 is formed on the active region 201c. A drain region shared by two adjacent cells is connected to the bit line 230 through a bit line contact formed thereon, and the third active region 201c is disposed on the second active region 201b for each of the plurality of bit lines. It is connected to the dummy source line 232 through a source line contact (not shown) formed in the.

도 16 내지 도 22b는 본 발명의 제2 실시예에 의한 NOR형 플래쉬 EEPROM 장치의 제조 방법을 설명하기 위한 단면도들이다. 여기서, 각 a도는 도 15의 C-C' 선에 따른 단면도이고, 각 b도는 도 7의 D-D' 선에 따른 단면도이다. 또한, 도 16 내지 도 19의 단계까지는 도 15의 C-C' 선 및 D-D' 선에 따른 단면들이 동일하므로 도면을 하나씩만 제시하였다.16 to 22B are cross-sectional views illustrating a method of manufacturing a NOR flash EEPROM device according to a second embodiment of the present invention. Here, each a degree is sectional drawing along the C-C 'line | wire of FIG. In addition, since the cross-sections along the lines C-C 'and D-D' of FIG. 15 are the same until the steps of FIGS. 16 to 19, only one drawing is presented.

도 16은 메모리 셀의 스택형 게이트를 형성하는 단계를 도시한다. 먼저, 상술한 본 발명의 제1 실시예와 동일한 제조 공정으로 p형 실리콘 기판(200)의 상부에 웰 및 필드 산화막(도시하지 않음)을 순차적으로 형성한 후, 기판(200)의 액티브 영역 상에 얇은 산화막 또는 산질화막을 80∼120Å 두께로 얇게 성장시킴으로써 터널 산화막(204)을 형성한다. 계속해서, 결과물의 상부에 플로팅 게이트(206)로, 예컨대 폴리실리콘층을 CVD 방법에 의해 1500Å 내외의 두께로 증착하고 인(P)을 다량 함유한 POCl₃을 침적하여 상기 플로팅 게이트(206)를 n⁺형으로 도핑시킨다. 다음에, 사진식각 공정을 통해 셀 어레이 영역의 필드 산화막 상부의 플로팅 게이트(206)를 건식 식각으로 제거함으로써, 비트라인을 따라 이웃한 셀 간의 플로팅 게이트를 서로 분리시킨다. 이어서, 상기 결과물의 상부에 플로팅 게이트와 컨트롤 게이트를 절연시키기 위한 층간 유전막(208)으로, 예컨대 ONO막을 환산 산화막 두께가 150∼200Å 정도가 되도록 형성한다. 다음에, 상기 층간 유전막(208)의 상부에 컨트롤 게이트(210)로, 예컨대 n⁺형으로 도핑된 폴리실리콘층(210a) 및 텅스텐 실리사이드층(WSix)(210b)을 CVD 방법에 의해 각각 1500Å의 두께로 증착한 후, 상기 컨트롤 게이트(210)의 상부에 예컨대 질화막을 1000∼2000Å 정도의 두께로 증착하여 제1 절연층(212)을 형성한다. 이어서, 사진식각 공정을 통해 상기 제1 절연층(212), 컨트롤 게이트(210), 층간 유전막(208) 및 플로팅 게이트(206)를 셀프-얼라인적으로 차례로 식각하여 메모리 셀의 스택형 게이트를 형성한다.16 illustrates forming a stacked gate of a memory cell. First, a well and a field oxide film (not shown) are sequentially formed on the p-type silicon substrate 200 in the same manufacturing process as the first embodiment of the present invention described above, and then on the active region of the substrate 200. The tunnel oxide film 204 is formed by thinly growing a thin oxide film or an oxynitride film to a thickness of 80 to 120 GPa. Subsequently, the floating gate 206 is deposited on the floating gate 206, for example, a polysilicon layer is deposited to a thickness of about 1500 kPa by the CVD method, and POCl ₃ containing a large amount of phosphorus (P) is deposited. Doping with n ⁺ type. Next, by removing the floating gate 206 on the field oxide layer of the cell array region by dry etching through a photolithography process, the floating gates between neighboring cells along the bit line are separated from each other. Subsequently, an interlayer dielectric film 208 for insulating the floating gate and the control gate is formed on top of the resultant, for example, to form an ONO film having a converted oxide film thickness of about 150 to 200 占 퐉. Next, a polysilicon layer 210a and a tungsten silicide layer (WSix) 210b doped with a control gate 210, for example, an n ⁺ type, on top of the interlayer dielectric film 208 were each deposited at 1500 Å by the CVD method. After deposition to a thickness, a nitride film is deposited on the control gate 210 to a thickness of about 1000 to 2000 micrometers, for example, to form a first insulating layer 212. Subsequently, the first insulating layer 212, the control gate 210, the interlayer dielectric layer 208, and the floating gate 206 are sequentially etched in a self-aligned manner through a photolithography process to form a stacked gate of the memory cell. do.

도 17은 SAS 식각 공정을 실시하는 단계를 도시한다. 상기와 같이 메모리 셀의 스택형 게이트를 형성한 후, 도 15의 레이아웃도에 도시한 SAS 식각 영역과 같이 메모리 셀의 소오스 영역 양옆의 컨트롤 게이트(210) 위에서 드레인 영역 쪽은 피복하고 소오스 영역만 오픈되도록 사진 공정을 통해 포토레지스트 패턴(213)을 형성한다. 이어서, 질화막과 산화막 간에 높은 식각 선택비를 갖는 레시피를 적용하여 상기 제1 절연층(212)을 마스크로 하여 노출된 소오스 영역의 필드 산화막을 식각한다.17 illustrates a step of performing a SAS etching process. After the stacked gates of the memory cells are formed as described above, the drain regions are covered and only the source regions are opened on the control gates 210 on both sides of the source regions of the memory cells, such as the SAS etching regions illustrated in the layout diagram of FIG. 15. The photoresist pattern 213 is formed through the photo process. Subsequently, a recipe having a high etching selectivity between the nitride film and the oxide film is applied to etch the field oxide film of the exposed source region using the first insulating layer 212 as a mask.

도 18는 메모리 셀의 소오스/드레인 영역(216a, 216b) 및 공통 소오스 라인 (즉, 제3 액티브 영역)(도 15의 참조 번호 201c)을 형성하는 단계를 도시한다. 상기 SAS 포토레지스트 패턴(213)을 제거한 후, 셀 어레이 영역에 n⁺불순물(214), 예컨대 비소(As)를 5.0E15#/㎤의 도즈와 75keV의 에너지로 이온주입함으로써 메모리 셀의 소오스/드레인 영역(216a, 216b)을 형성한다. 이와 동시에, 상기 SAS 식각 공정에 의해 노출된 소오스 액티브 영역에도 상기 n⁺불순물(214)이 이온주입됨으로써 워드라인 방향으로 인접한 셀의 소오스 영역들을 연결시키는 공통 소오스 라인을 형성한다.FIG. 18 illustrates forming source / drain regions 216a and 216b and a common source line (ie, a third active region) (reference numeral 201c of FIG. 15) of a memory cell. After removing the SAS photoresist pattern 213, source / drain of the memory cell by ion implantation of n ⁺ impurity 214 such as arsenic (As) at a dose of 5.0E15 # / cm3 and energy of 75keV into the cell array region Areas 216a and 216b are formed. At the same time, the n ⁺ impurity 214 is implanted into the source active region exposed by the SAS etching process to form a common source line connecting the source regions of adjacent cells in the word line direction.

여기서, 도시하지는 않았으나, 복수개의 마스크를 사용하여 여러 종류의 소오스/드레인 접합 구조를 형성할 수도 있다. 또한, 상기와 같이 소오스/드레인 영역(216a, 216b)을 형성한 후, 열산화 공정을 진행하여 노출된 실리콘 기판 상에서 100Å 내외의 두께를 갖는 산화막(도시하지 않음)을 형성할 수도 있다. 상기 산화막은 스택형 게이트를 형성하기 위한 셀프-얼라인 식각 공정시 터널 산화막(204)이 받은 손상을 큐어링함과 동시에, 기주입된 불순물을 스택형 게이트의 엣지와 적절히 오버랩되도록 원하는 깊이까지 확산시키는 역할을 한다. 또한, 소오스/드레인 영역을 형성하기 위한 이온주입 공정시 차단막을 형성하여 주기 위하여 상기 이온주입 공정 전에 열산화 공정을 실시하여 산화막을 형성하고, 상기 이온주입 공정 후에 실시되는 후속 열처리 공정에 의해 기주입된 불순물의 확산을 유도할 수도 있다.Although not shown, various types of source / drain junction structures may be formed using a plurality of masks. In addition, after forming the source / drain regions 216a and 216b as described above, an oxide film (not shown) having a thickness of about 100 μs may be formed on the exposed silicon substrate by performing a thermal oxidation process. The oxide film cures damage received by the tunnel oxide film 204 during a self-aligned etching process for forming a stacked gate, and simultaneously diffuses pre-injected impurities to a desired depth so as to properly overlap the edge of the stacked gate. Play a role. In addition, in order to form a blocking film in the ion implantation process for forming the source / drain regions, a thermal oxidation process is performed before the ion implantation process to form an oxide film, and a base implant is performed by a subsequent heat treatment process performed after the ion implantation process. It may also induce the diffusion of the impurities.

도 19는 상기 결과물의 상부에 제2 절연층으로서, 예컨대 500∼1500Å 두께의 산화막을 증착하고 이를 에치백하여 상기 스택형 게이트의 측벽에 스페이서(218)를 형성하는 단계를 도시한다.FIG. 19 illustrates a step of forming a spacer 218 on a sidewall of the stacked gate by depositing and etching back an oxide film having a thickness of, for example, 500-1500 에 as a second insulating layer on top of the resultant.

도 20a 및 도 20b는 제1 금속층(219) 및 제3 절연층(220)을 형성하는 단계를 도시한다. 상기와 같이 스페이서(218)를 형성한 후, 결과물의 상부에 실리사이드를 형성하기 위한 제1 금속층(219)으로, 예컨대 티타늄(Ti)을 스퍼터링이나 CVD 방법을 통해 300∼1000Å의 두께로 증착한다. 여기서, 상기 제1 금속층(219)으로 티타늄 대신에 8족 금속물(Pt, Pd, Co 등)을 사용할 수도 있다. 이어서, 상기 제1 금속층(219)의 상부에 제3 절연층(220)으로서, 예컨대 산화막을 CVD 방법에 의해 1000∼2000Å의 두께로 증착한 후, 도 15의 레이아웃도에 도시한 마스크 패턴(221)과 같이 사진 공정을 이용하여 비트라인 콘택이 형성될 영역과 더미 소오스 라인 영역에 포토레지스트 패턴(221)을 형성한다.20A and 20B illustrate forming the first metal layer 219 and the third insulating layer 220. After the spacer 218 is formed as described above, titanium (Ti), for example, is deposited to a thickness of 300 to 1000 Å by the sputtering or CVD method as the first metal layer 219 for forming silicide on the top of the resultant. In this case, instead of titanium, Group 8 metals (Pt, Pd, Co, etc.) may be used as the first metal layer 219. Subsequently, an oxide film, for example, is deposited on the first metal layer 219 as a third insulating layer 220 to a thickness of 1000 to 2000 kPa by the CVD method, and then the mask pattern 221 shown in the layout diagram of FIG. 15. The photoresist pattern 221 is formed in the region where the bit line contact is to be formed and the dummy source line region by using a photo process.

도 21a 및 도 21b는 티타늄 실리사이드층(222)을 형성하는 단계를 도시한다. 상기 포토레지스트 패턴(221)을 식각 마스크로 이용하여 노출된 제3 절연층(220)을 식각함으로써, 비트라인 콘택 영역과 더미 소오스 라인 영역에 절연층 패턴(222a)을 형성한다. 이어서, 상기 포토레지스트 패턴(221)을 제거한 후, 웨이퍼에 첫 번째로 700℃ 이하의 열, 바람직하게는 650℃, 질소(N₂) 분위기에서 30분 정도 열을 가하여 티타늄층(219)과 실리콘과의 콘택 영역에서 티타늄과 실리콘 간에 실리사이드 반응이 일어나게 함으로써 티타늄 실리사이드층(TiSix)(222)을 형성한다. 이때, 상기 열처리의 온도와 시간을 조절하여 적당한 두께만큼만 반응하게 함으로써 반응하지 않은 티타늄층을 남긴다. 이어서, 산화막, 실리콘 기판(200) 및 티타늄 실리사이드층(222)에는 손상을 주지 않는 식각 용액, 예컨대 H₂SO₄또는 NH₄OH를 사용한 습식 식각 방법으로 절연층 패턴(220a)이 제거된 영역의 반응하지 않고 남아있는 티타늄층만을 선택적으로 제거한다. 그 결과, 공통 소오스 라인 및 소오스 영역(216a)은 티타늄 실리사이드층(222)으로 덮이게 되고, 비트라인 콘택 영역과 더미 소오스 라인 영역의 절연층 패턴(220a)이 형성된 영역에는 티타늄층이 그대로 남아 금속 패드(219a)를 형성한다. 상기 금속 패드(219a)는 단위 셀의 드레인 영역(216b) 상의 티타늄 실리사이드층(222)의 상부와 상기 워드라인(210)의 가장자리에 걸쳐서 형성되고, 상기 더미 소오스 라인 영역의 소오스 및 드레인 영역(216a, 216b) 상의 티타늄 실리사이드층(222)과 콘택되어 더미 소오스 라인과 동일하게 형성된다.21A and 21B illustrate forming a titanium silicide layer 222. By etching the exposed third insulating layer 220 using the photoresist pattern 221 as an etching mask, an insulating layer pattern 222a is formed in the bit line contact region and the dummy source line region. Subsequently, after the photoresist pattern 221 is removed, the titanium layer 219 and the silicon are first applied to the wafer by heat of 700 ° C. or lower, preferably 650 ° C., for about 30 minutes in a nitrogen (N ₂ ) atmosphere. A silicide reaction occurs between titanium and silicon in a contact region with the titanium silicide layer (TiSix) 222. At this time, by controlling the temperature and time of the heat treatment to react only by a suitable thickness leaving an unreacted titanium layer. Subsequently, the oxide layer, the silicon substrate 200 and the titanium silicide layer 222 may be formed by removing the insulating layer pattern 220a by a wet etching method using an etching solution that does not damage, for example, H ₂ SO ₄ or NH ₄ OH. Selectively remove only the titanium layer that remains unreacted. As a result, the common source line and the source region 216a are covered with the titanium silicide layer 222, and the titanium layer remains in the region where the insulating layer pattern 220a of the bit line contact region and the dummy source line region is formed. The pad 219a is formed. The metal pad 219a is formed over the titanium silicide layer 222 on the drain region 216b of the unit cell and over the edge of the word line 210, and the source and drain regions 216a of the dummy source line region. 216b is contacted with the titanium silicide layer 222 to form the same as the dummy source line.

다음에, 웨이퍼에 두 번째로 700℃ 이상의 열, 바람직하게는 850℃, 질소(N₂) 분위기에서 30분 정도 열을 가하여 첫 번째 실리사이드 반응으로 형성된 티타늄 실리사이드(TiSix)를 완전한 티타늄 실리사이드(TiSi₂)로 형성한다. 계속해서, 티타늄만 제거하는 식각 용액, 예컨대 H₂SO₄또는 NH₄OH를 사용한 습식 식각 방법으로 절연층 패턴(220a)이 제거된 영역의 반응하지 않고 남아있는 티타늄층만을 선택적으로 제거한다. 여기서, 상기한 두 번째 열처리와 선택적 습식 식각 공정을 생략하고 후속하는 공정들에서 적당한 열, 예컨대 750∼950℃의 열을 가할 수도 있다.Next, the titanium silicide (TiSix) formed by the first silicide reaction was heated to a wafer at a temperature of 700 ° C. or higher, preferably at 850 ° C. for 30 minutes in a nitrogen (N ₂ ) atmosphere, to form a complete titanium silicide (TiSi _2). To form). Subsequently, only the titanium layer remaining unreacted in the region where the insulating layer pattern 220a is removed is selectively removed by a wet etching method using an etching solution such as H ₂ SO ₄ or NH ₄ OH, which removes only titanium. Here, the second heat treatment and the selective wet etching process described above may be omitted and a suitable heat, such as 750 to 950 ° C., may be applied in subsequent steps.

도 22a 및 도 22b는 비트라인(230) 및 더미 소오스 라인(232)을 형성하는 단계를 도시한다. 상기와 같이 티타늄 실리사이드층(222)을 형성한 후, 결과물의 상부에 제2 절연층(224)을 증착한다. 구체적으로, 티타늄 실리사이드층(222)이 형성된 결과물의 상부에 고온 산화막(HTO)을 약 1000Å의 두께로 증착한 후, 그 위에 BPSG막을 약 5000Å의 두께로 증착하고 900℃에서 리플로우 공정을 수행하여 상기 BPSG막의 표면을 평탄화시킴으로써 제4 절연층(224)을 형성한다.22A and 22B illustrate forming bit line 230 and dummy source line 232. After the titanium silicide layer 222 is formed as described above, a second insulating layer 224 is deposited on the resultant. Specifically, a high temperature oxide film (HTO) is deposited to a thickness of about 1000 mW on the top of the resultant formed titanium silicide layer 222, and then a BPSG film is deposited to a thickness of about 5000 mW and a reflow process is performed at 900 ° C. The fourth insulating layer 224 is formed by planarizing the surface of the BPSG film.

이어서, 사진식각 공정을 통해 단위 셀의 드레인 영역(216b) 및 더미 소오스 라인 영역의 소오스 영역(216a)의 상부에 적층되어 있는 제3 절연층(224) 및 절연층 패턴(220a)을 식각하여 금속 패드(219a)를 노출시키는 비트라인 콘택(226) 및 소오스 라인 콘택(228)을 형성한다. 바람직하게는, 습식 식각과 건식 식각을 연속적으로 실시하여 콘택홀을 형성함으로써, 콘택 프로파일을 개선한다. 상기 소오스 라인 콘택(228)은 필요에 따라 원하는 간격으로 형성한다.Subsequently, the third insulating layer 224 and the insulating layer pattern 220a stacked on the drain region 216b of the unit cell and the source region 216a of the dummy source line region are etched through a photolithography process to etch the metal. Bit line contacts 226 and source line contacts 228 are formed to expose the pad 219a. Preferably, the contact profile is improved by continuously performing wet etching and dry etching to form a contact hole. The source line contacts 228 are formed at desired intervals as needed.

다음에, 상기 콘택홀들이 형성된 결과물의 상부에 제2 금속층으로, 예컨대 실리사이드층이나 폴리사이드층을 증착하고 이를 사진식각 공정을 통해 패터닝함으로써, 비트라인 콘택(226) 및 금속 패드(219a)를 통해 셀의 드레인 영역(216b)에 전기적으로 연결되는 비트라인(230), 및 소오스 라인 콘택(228) 및 금속 패드(219b)를 통해 공통 소오스 라인에 전기적으로 연결되는 더미 소오스 라인(232)을 형성한다.Next, through the bit line contact 226 and the metal pad 219a by depositing a second metal layer, for example, a silicide layer or a polyside layer, on the resultant on which the contact holes are formed and patterning it through a photolithography process. A bit line 230 electrically connected to the drain region 216b of the cell, and a dummy source line 232 electrically connected to the common source line through the source line contact 228 and the metal pad 219b. .

상술한 바와 같이 본 발명의 제2 실시예에 의하면, 더미 소오스 라인(232) 영역의 소오스/드레인 영역(216a, 216b) 상에 형성된 실리사이드층(222)과 콘택되는 금속 패드(219a)를 상기 더미 소오스 라인(232)과 동일하게 형성하고 상기 금속 패드(219a)의 상부에 소오스 라인 콘택(228)을 형성하므로, 소오스 라인 콘택(228)의 형성을 위한 여분의 면적이 불필요해진다. 따라서, 워드라인(210)을 하나의 직선으로 레이아웃할 수 있어 레이아웃 면적을 축소하고 공정 상의 로딩 효과를 감소시킬 수 있다.As described above, according to the second embodiment of the present invention, the metal pad 219a in contact with the silicide layer 222 formed on the source / drain regions 216a and 216b of the dummy source line 232 region is piled up. Since it is formed in the same manner as the source line 232 and the source line contact 228 is formed on the metal pad 219a, an extra area for forming the source line contact 228 is unnecessary. Therefore, the word line 210 can be laid out in one straight line, thereby reducing the layout area and reducing the loading effect on the process.

상술한 바와 같이 본 발명에 의하면 다음과 같은 효과들을 얻을 수 있다.As described above, according to the present invention, the following effects can be obtained.

① 살리사이드 공정으로 워드라인에 실리사이드층을 형성하기 때문에, 폴리실리콘층에 실리사이드층을 증착하는 종래의 방법에서 발생하는 워드라인의 시밍 현상을 개선할 수 있다.Since the silicide layer is formed on the word line by the salicide process, the seaming phenomenon of the word line generated in the conventional method of depositing the silicide layer on the polysilicon layer can be improved.

② SAS 공정으로 공통 소오스 라인 (즉, 제3 액티브 영역)을 형성하여 워드라인과 워드라인 사이의 간격을 줄일 수 있으며, 메모리 셀의 소오스/드레인 영역과 워드라인용 컨트롤 게이트의 상부에 실리사이드층을 형성함으로써 소오스 라인 저항 및 워드라인 저항을 줄일 수 있다. 따라서, N개의 비트라인마다 하나씩 형성하던 더미 소오스 라인을 (N + x)개마다 하나씩 형성할 수 있어 메모리 셀 어레이의 집적도를 증가시킬 수 있다.(2) A common process line (ie, a third active region) may be formed by a SAS process to reduce a gap between a word line and a word line, and a silicide layer may be formed on top of a source / drain region of a memory cell and a control gate for a word line. By forming, the source line resistance and the word line resistance can be reduced. Therefore, one dummy source line, which is formed every N bit lines, may be formed every (N + x), thereby increasing the density of the memory cell array.

③ 더미 소오스 라인이 형성되는 제2 액티브 영역의 소오스/드레인 영역 상에 형성된 실리사이드층과 콘택되는 금속 패드를 상기 더미 소오스 라인과 동일하게 형성하고 상기 금속 패드의 상부에 소오스 라인 콘택을 형성하므로, 소오스 라인 콘택의 형성을 위한 여분의 면적이 불필요해진다. 따라서, 워드라인을 하나의 직선으로 레이아웃할 수 있어 레이아웃 면적을 축소하고 공정 상의 로딩 효과를 감소시킬 수 있다.(3) A metal pad contacting the silicide layer formed on the source / drain region of the second active region in which the dummy source line is formed is formed in the same manner as the dummy source line and a source line contact is formed on the metal pad. The extra area for the formation of the line contacts becomes unnecessary. Therefore, the word lines can be laid out in one straight line, thereby reducing the layout area and reducing the loading effect on the process.

④ 비트라인 콘택을 실리사이드과 실리콘과의 콘택으로 형성하므로 콘택 저항을 줄일 수 있다.④ The contact resistance can be reduced because the bit line contact is formed by the contact between silicide and silicon.

⑤ 실리사이드와 실리콘과의 콘택 및 금속 패드를 이용하여 비트라인 콘택을 형성할 수 있으므로, 상기 금속 패드에 의해 상대적으로 큰 콘택홀을 형성할 수 있어 공정상의 어려움이나 콘택홀에서의 세정 이슈와 같은 문제를 해결할 수 있다.⑤ Since a bit line contact can be formed by using a contact between silicide and silicon and a metal pad, a relatively large contact hole can be formed by the metal pad, thereby causing problems such as process difficulties or cleaning issues in the contact hole. Can be solved.

상기에서 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to the preferred embodiments of the present invention, those skilled in the art can variously modify and change the present invention without departing from the spirit and scope of the present invention as set forth in the claims below. It will be appreciated.

Claims

A nonvolatile memory device having a memory cell array having a stacked gate structure in which a floating gate and a control gate are stacked.

A plurality of bit lines arranged in parallel at regular intervals;

A first active region parallel to the bit line and formed under the bit line;

A plurality of word lines arranged at regular intervals perpendicular to the bit lines;

A unit cell formed in the first active region where the bit line and the word line cross each other;

A dummy source line arranged in parallel to a bit line for each of the plurality of bit lines;

A second active region formed below and parallel to the dummy source line;

Source and drain regions alternately formed between the unit cell and the unit cell;

A third active region self-aligned to the source region along the word line and connected to the dummy source line; And

And a metal silicide layer formed on an upper portion of a drain region of the first active region, an upper portion of the third active region, and an upper portion of a control gate forming the word line.

The semiconductor device of claim 1, further comprising: a bit line contact formed on the metal silicide layer, the bit line contact connecting the drain region and the bit line of the first active region, and the source line connecting the third active region and the dummy source line. Non-volatile memory device further comprises a contact.

The nonvolatile memory device of claim 1, further comprising a field region formed between the active regions.

The nonvolatile memory device of claim 1, wherein the metal silicide layer is formed on an upper portion of a source and a drain region of the second active region.

The nonvolatile memory device of claim 1, wherein the metal silicide layer is formed on an upper portion of a source region of the first active region.

A plurality of bit lines arranged in parallel at regular intervals;

A first active region parallel to the bit line and formed under the bit line;

A plurality of word lines arranged in a straight line in the memory cell array and arranged at regular intervals perpendicular to the bit lines;

A second active region formed below and parallel to the dummy source line;

A third active region self-aligned to the source region along the word line and connected to the dummy source line;

A metal silicide layer formed over the drain region of the first active region, over the source and drain regions of the second active region, and over the third active region; And

Formed over the top of the metal silicide layer on the drain region of the first active region and the edge of the word line, and contacted with the source and the metal silicide layer on the drain region of the second active region to form the same as the dummy source line. A nonvolatile memory device comprising a metal pad.

The semiconductor device of claim 6, further comprising: a bit line contact formed on the metal pad, the bit line contact connecting the drain region and the bit line of the first active region, and the source line contact connecting the third active region and the dummy source line. Non-volatile memory device characterized in that it further comprises.

The nonvolatile memory device of claim 6, further comprising a field region formed between the active regions.

The nonvolatile memory device of claim 6, wherein the metal silicide layer is formed on an upper portion of a source region of the first active region.

A method of manufacturing a nonvolatile memory device having a memory cell array having a stacked gate structure in which a floating gate and a control gate are stacked.

Forming a field oxide layer on the semiconductor substrate to divide the substrate into an active region and a field region;

Forming a stacked gate on which the tunnel oxide layer, the floating gate, the interlayer dielectric layer, and the control gate are sequentially stacked on the active region;

Removing the field oxide layer of the source active region using a self-aligned source (SAS) mask;

Implanting impurities into the upper portion of the resultant to form source / drain regions in the active region;

Forming insulating film spacers on sidewalls of the stacked gates;

Forming a first metal layer on top of the resultant product; And

And forming a metal silicide layer only in a contact region between the first metal layer and silicon by a salicide process.

The method of claim 10, wherein forming the stacked gate includes:

Sequentially forming a tunnel oxide film and a floating gate on the substrate on which the field oxide film is formed;

Etching the floating gate over the field oxide layer;

Sequentially forming an interlayer dielectric film and a control gate on top of the resultant product; And

And etching the control gate, the interlayer dielectric layer, and the floating gate to form a stacked gate.

The method of claim 10, wherein the SAS mask is patterned so as to cover the drain region and open only the source region at the top of the stacked gate on both sides of the source region.

The method of claim 10, wherein in the forming of the source / drain regions, source / drain regions having different structures are formed using a plurality of masks.

The method of claim 10, further comprising, after forming the source / drain regions, performing an oxidation process on the resultant to form an oxide layer.

The method of claim 10, wherein forming the metal silicide layer,

Applying a heat of 700 ° C. or less to the substrate on which the first metal layer is formed to cause a silicide reaction in a contact region between the first metal layer and silicon;

Selectively removing only the remaining first metal layer without reacting;

Applying heat at least 700 ° C. to the resultant; And

Selectively removing only the first metal layer which remains unreacted.

The method of claim 10, wherein after forming the metal silicide layer,

Forming an insulating layer on top of the resulting product;

Etching the insulating layer to form a bit line contact and a source line contact exposing the metal silicide layer over the drain region and the source region; And

Depositing and patterning a second metal layer on top of the resultant to form a bit line connected to the metal silicide layer through the bit line contact and a dummy source line connected to the metal silicide layer through the source line contact; A method of manufacturing a nonvolatile memory device, further comprising.

Forming insulating film spacers on sidewalls of the stacked gates;

Forming a first metal layer on top of the resultant product;

Forming an insulating layer pattern on the first metal layer in the bit line contact region and the dummy source line region; And

Forming a metal silicide layer only in a contact region between the first metal layer and silicon by a salicide process, and forming a metal pad made of the first metal layer between the insulating layer pattern and the silicide layer; A method of manufacturing a nonvolatile memory device.

The method of claim 17, wherein forming the stacked gate comprises:

Etching the floating gate over the field oxide layer;

18. The method of claim 17, wherein the SAS mask is patterned so as to cover the drain region at the top of the stacked gates on both sides of the source region and to open only the source region.

18. The method of claim 17, wherein in the forming of the source / drain regions, source / drain regions having different structures are formed using a plurality of masks.

18. The method of claim 17, further comprising, after forming the source / drain regions, performing an oxidation process on top of the resultant to form an oxide film.

The method of claim 17, wherein the forming of the metal silicide layer,

Applying a heat of 700 ° C. or less to the substrate on which the insulating layer pattern is formed to cause a silicide reaction in a contact region between the first metal layer and silicon;

Selectively removing only the first metal layer that remains unreacted in the region where the insulating layer pattern is not formed;

Applying heat at least 700 ° C. to the resultant; And

Selectively removing only the first metal layer that remains unreacted in the region where the insulating layer pattern is not formed.

The method of claim 17, wherein after forming the metal silicide layer,

Forming an insulating layer on top of the resulting product;

Etching the insulating layer and the insulating layer pattern to form bit line contacts and source line contacts exposing metal pads over the drain and source regions; And

Depositing and patterning a second metal layer on top of the resultant to form a bit line connected to the metal pad through the bit line contact and a dummy source line connected to the metal pad through the source line contact The manufacturing method of the nonvolatile memory device characterized by the above-mentioned.