KR19990079143A - 리드 솔로몬 인코더 - Google Patents

Abstract

본 발명은 리드 솔로몬 인코더에 관한 것으로, 종래 리드 솔로몬 인코더의 각 곱셈기는 8비트의 데이터를 처리하므로 그 면적이 크고, 일정한 데이터 크기에 고정되어 다양한 데이터길이와 오류정정 가능 최대 갯수의 유동성이 제한되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 정보 다항식과 패리티 다항식을 가산한 값에 생성다항식의 각 비트를 곱하는 다수의 곱셈수단과; 상기 곱셈수단의 출력을 클럭신호에 동기를 맞춰 래치하는 다수의 래치수단과; 상기 다수의 래치수단과 다음단의 곱셈수단의 출력을 가산하는 가산수단과; 상기 정보다항식과 최종단에 위치하는 래치수단의 출력인 패리티 다항식을 선택적으로 출력하는 선택수단으로 구성되는 리드 솔로몬 인코더에 있어서, 상기 곱셈수단은 염원하는 패리티 다항식의 비트 수에 맞는 생성다항식을 구하고, 그 생성다항식의 각 계수 값에 따라 내부의 불필요한 논리게이트를 제거 또는 단일입력 논리게이트로 변환하여 구성하여 각 곱셈기의 내부를 구성하는 논리게이트의 수를 줄임으로써 집적도를 향상시키는 효과와 아울러 동작속도를 향상시키는 효과가 있다.

Description

리드 솔로몬 인코더

본 발명은 리드 솔로몬 인코더에 관한 것으로, 특히 오류정정 가능영역과 데이터 코드길이를 카운트하는 비트를 추가하여 가변적인 오류정정을 수행하는데 적당하도록 한 리드 솔로몬 인코더에 관한 것이다.

일반적으로, 데이터의 오류를 검출하는 방법으로는 유한 필드(FINITE FIELD)를 사용하는 리니어 사이클릭 코드(LINEAR CYCLIC CORD)의 한 종류이며, 탁월한 오류검출능력을 갖는 리드 솔로몬 코드(REED SOLOMON CORD)를 주로 사용하고 있다. 이와 같은 리드 솔로몬 코드를 인코딩하는 리드 솔로몬 인코더는 정보다항식을 소정 비트만큼 최상위비트 측으로 데이터를 이동시키고, 생성다항식으로 나누는 과정을 거쳐 데이터를 인코딩하였으며, 이와 같은 리드 솔로몬 인코더를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1은 종래 리드 솔로몬 인코더의 회로도로서, 이에 도시한 바와 같이 정보 다항식(d(x))과 패리티 다항식(p(x))을 가산하는 가산기(ADD0)와; 상기 가산기(ADD0)의 출력신호와 각각에 입력되는 생성 다항식(g(x))의 특정 비트를 곱하여 출력하는 다수의 곱셈기(MUL0~MUL2t-1)와; 상기 곱셈기(MUL2t-1)의 출력신호를 클럭신호(CLK)에 따라 래치하여 출력하는 디플립플롭(D2t-1)과; 상기 디플립플(D2t-1)의 출력신호와 다음 차순의 곱셈기(MUL2t-2)의 출력신호를 가산하고, 그 가산된 결과를 다시 클럭신호(CLK)에 따라 래치하여 그 출력을 다음 곱셈기(MUL2t-3)의 출력신호와 가산하는 과정을 곱셈기(MUL0)의 출력신호를 가산하여 래치하여, 그 결과가 상기 가산기(ADD0)에 입력될 때까지 수행하도록 배열한 가산기(ADD2t-1~ADD1) 및 디플립플롭(D2t-2~D0)과; 상기 클럭신호(CLK)를 소정수(k) 만큼 카운팅한 후, 상기 최후단의 디플립플롭(D0)의 출력신호를 외부로 출력하는 스위치(S1)로 구성된다.

이하, 상기와 같이 구성된 종래 리드 솔로몬 인코더의 동작을 설명한다.

먼저, 소정 비트의 정보 다항식(d(x))이 입력되면, 이는 상기 디플립플롭(D0)의 출력과 가산기(ADD0)에서 가산되어, 생성 다항식(g(x))의 각 비트(g0~g2t-1)와 곱셈기(MUL0~MUL2t-1)에서 곱셈되어 출력된다.

그 다음, 상기 곱셈기(MUL2t-1~MUL0)의 출력은 클럭신호(CLK)에 따라 동작하는 디플립플롭(D2t-1)에 입력되어 래치되어 출력된다. 즉, 상기 생성 다항식(g(x))의 최상위 비트(g2t-1)와 상기 가산기(ADD0)의 출력신호를 곱셈한 곱셈기(MUL2t-1)의 출력신호는 한 비트 이동하게 된다.

이와 동시에 각 곱셈기(MUL2t-2~MUL0)의 출력은 가산기(ADD2t-1~ADD1)에서 각 디플립플롭(D2t-1~D1)의 출력신호와 가산되고, 이는 다시 디플립플롭(D0)에 의해 래치되어 출력된다.

이와 같은 과정을 통해 클럭신호(CLK)가 입력된 수만큼의 비트로 정보 다항식(d(x))은 최상위 비트로 이동하며, 이는 다시 생성 다항식(g(x))으로 나누어지며, 결국 패리티 다항식(p(x))으로서 출력된다.

이때, 패리티 다항식(p(x))의 크기는 클럭신호(CLK)를 소정 개 카운트한 후 스위칭 동작을 하는 스위치(S1)에 의해 결정된다. 즉, 입력된 데이터의 비트인 k만큼의 클럭신호(CLK)를 카운팅한 후, 절환되어 상기 디플립플롭(D0)의 출력신호인 패리티 다항식(p(x))을 출력하게 된다.

상기 각 디플립플롭과 가산기, 곱셈기의 수를 결정하는 t는 입력된 데이터의 오류를 정정함이 가능한 수이며, 코딩된 데이터 전체의 길이는 k-2t가 되고, 최대 가능한 길이는 8비트 버스에서 2⁸-1인 255가 된다.

상기한 바와 같이 종래 리드 솔로몬 인코더의 각 곱셈기는 8비트의 데이터를 처리하므로 그 면적이 크고, 일정한 데이터 크기에 고정되어 다양한 데이터길이와 오류정정 가능 최대 갯수의 유동성이 제한되는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 데이터의 크기와 오류정정 가능 최대 갯수의 변화에 유동적인 리드 솔로몬 인코더를 제공함에 그 목적이 있다.

도1은 종래 리드 솔로몬 인코더의 회로도.

도2는 본 발명 리드 솔로몬 인코더의 회로도.

도3은 도2에 있어서, 카운터 논리부의 내부구성도.

도4와 도5는 각각 상기 도2에 있어서, 곱셈기의 일실시예도.

*도면의 주요 부분에 대한 부호의 설명*

10:카운터 논리부 11:데이터 카운터

12:패리티 카운터

상기와 같은 목적은 정보 다항식과 패리티 다항식을 가산한 값에 생성다항식의 각 비트를 곱하는 다수의 곱셈수단과; 상기 곱셈수단의 출력을 클럭신호에 동기를 맞춰 래치하는 다수의 래치수단과; 상기 다수의 래치수단과 다음단의 곱셈수단의 출력을 가산하는 가산수단과; 상기 정보다항식과 최종단에 위치하는 래치수단의 출력인 패리티 다항식을 선택적으로 출력하는 선택수단으로 구성되는 리드 솔로몬 인코더에 있어서, 상기 곱셈수단은 염원하는 패리티 다항식의 비트 수에 맞는 생성다항식을 구하고, 그 생성다항식의 각 계수 값에 따라 내부의 불필요한 논리게이트를 제거 또는 단일입력 논리게이트로 변환하여 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도2는 본 발명 리드 솔로몬 인코더의 회로도로서, 이에 도시한 바와 같이 정보 다항식(d(x))과 패리티 다항식(p(x))을 가산하는 가산기(ADD0)와; 각각에 입력되는 모드신호(MODE)에 따라 선택되어 사용자가 기 설정한 패리티 비트의 수에 따라 생성다항식(g(x))의 계수를 구하고, 그 계수에 따라 내부의 논리게이트 구성을 간략화 하여 상기 가산기(ADD0)의 출력신호를 조합하여 출력하는 다수의 곱셈기(MUL0~MUL2t-1)와; 상기 곱셈기(MUL2t-1)의 출력신호를 클럭신호(CLK)에 따라 래치하여 출력하는 디플립플롭(D2t-1)과; 상기 디플립플(D2t-1)의 출력신호와 다음 차순의 곱셈기(MUL2t-2)의 출력신호를 가산하고, 그 가산된 결과를 다시 클럭신호(CLK)에 따라 래치하여 그 출력을 다음 곱셈기(MUL2t-3)의 출력신호와 가산하는 과정을 곱셈기(MUL0)의 출력신호를 가산하여 래치하여, 그 결과가 상기 가산기(ADD0)에 입력될 때까지 수행하도록 배열한 가산기(ADD2t-1~ADD1) 및 디플립플롭(D2t-2~D0)과; 데이터선택신호(DAT)와 패리티선택신호(PARI)에 따라 상기 입력되는 클럭신호(CLK)에 동기를 맞춰 상기 정보다항식(d(x))과 상기 최후단의 디플립플롭(D0)의 출력신호인 패리티신호(p(x))를 각각 데이터선택신호(DAT)와 패리티선택신호(PARI)의 수만큼 카운팅하여 외부로 출력하는 카운터 논리부(10)로 구성된다.

도3은 상기 카운터 논리부(10)의 회로도로서, 이에 도시한 바와 같이 클럭신호(CLK)에 동기를 맞춰 상기 데이터선택신호(DAT)의 비트 수만큼의 정보다항식(d(x))을 카운팅하여 출력하고, 그 카운팅이 완료되면 제어신호(EN)와 카운팅종료신호(D_END)를 출력하는 데이터 카운터(11)와; 상기 클럭신호(CLK)에 동기를 맞춰 상기 패리티선택신호(PARI)의 비트 수만큼 상기 패리티신호(p(x))를 카운팅하여 출력하며, 그 카운팅이 완료됨을 알리는 카운팅종료신호(P_END)를 출력하는 패리티 카운터(12)와; 상기 데이터 카운터(11)의 제어신호에 따라 상기 데이터 카운터(11)에서 출력되는 소정 비트의 정보다항식(d(x))을 먼저 선택하여 출력하고, 패리티 카운터(11)에서 출력되는 소정 비트의 패리티신호(p(x))를 선택하여 출력신호(c(x))를 출력하는 멀티플랙서(MUX)로 구성된다.

이하, 상기와 같이 구성된 본 발명 리드 솔로몬 인코더의 동작을 설명한다.

먼저, 사용자는 정정 가능한 수, 즉 2t를 결정하고, 그에 따른 생성다항식(g(x))의 계수를 결정한다. 이는 아래의 표1에 도시한 바와 같이 공식화되어 있다.

상기와 같이 사용자가 오류를 정정 가능한 수인 2t를 지정한 후에는 상기 오류가 정정 가능한 수에 따른 생성다항식의 계수를 참조하여 상기 다수의 곱셈기(MUL0~MUL2t-1)에 포함된 특정연산을 위한 게이트의 수를 줄인다. 즉 보통의 연산과정에서 상기 종래의 곱셈기는 입력되는 신호를 앤드게이트와 배타적오아게이트를 사용하여 구현하였으나, 상기와 같이 패리티 비트의 수를 고정시켜 출력하는 경우 생성다항식의 계수가 0일 경우에는 앤드게이트는 타측에 입력되는 신호에 관계없이 항상 0을 출력하게 되므로 앤드게이트를 제거하고, 배타적오아게이트는 버퍼로 대체할 수 있으며, 생성다항식의 계수가 1일 경우에는 앤드게이트를 버퍼로 대체하고, 배타적오아게이트는 인버터로 대체하여 사용할 수 있으므로, 상기 곱셈기(MUL0~MUL2t-1)를 구성하는 게이트 수를 현저하게 줄일 수 있다.

즉, 도4와 도5는 각 곱셈기(MUL0~MUL2t-1)의 일실시예도로서, 이에 도시한 바와 같이 생성다항식(g(x))이 0인 경우에 상수곱셈기를 제거하고, 특정 상수곱셈기(1)를 두어 입력되는 상기 가산기(ADD0)의 출력인 8비트 데이터를 곱하여 출력하며, 이를 모드신호(MODE)에 따라 선택하여 출력하는 선택부(SEL)를 포함하는 구성을 갖으며, 필요에 따라 다수의 상수곱셈부를 두어 모드신호(MODE)에 따라 상기 상수곱셈기(1~n)의 출력신호를 선택부(SEL)에서 선택하여 출력하도록 구성할 수 있다.

이와 같은 구성으로, 생성다항식의 각 비트와 상기 가산기(ADD0)의 출력을 곱하여 출력하는 곱셈기(MUL0~MUL2t-1)의 출력은 종래와 동일한 방법으로, 디플립플롭(D2t-1~D0)에서 래치되어 출력되며, 가산기(ADD2t-1~ADD0)에서 가산되어 출력된다.

그 다음, 상기 생성다항식(d(x))과 상기 가산기(ADD0)의 출력신호인 패리티신호(p(x))를 입력받은 카운터 논리부(10)는 상기 입력되는 데이터선택신호(DAT) 및 패리티선택신호(PARI)에 따라 각각 소정 비트의 출력신호(c(x))를 출력한다.

즉, 정보다항식(d(x))을 상기 데이터선택신호(DAT)의 비트 수만큼 카운팅한 데이터 카운터(11)는 상기 카운팅한 수만큼의 정보다항식(d(x))을 출력하며, 이와 동시에 카운팅이 완료되었음을 알리는 카운팅 종료신호(D_END)를 출력한다.

그 다음, 상기 카운팅 종료신호(D_END)를 입력받은 패리티 카운터(12)는 패리티선택신호(PARI)의 비트 수만큼의 패리티신호(p(x))를 카운팅하여 출력하고, 다시 패리티 카운팅이 완료됨을 알리는 카운팅종료신호(P_END)를 상기 데이터 카운터(11)로 출력하여 다시 데이터 카운터(11)가 동작하도록 한다. 이때, 상기 데이터 카운터(11)는 카운팅과정에서의 제어신호(EN)와 반대의 전위를 갖는 제어신호(EN)를 카운팅이 완료되는 시점에서 출력하게 되며, 이에 따라 멀티플랙서(MUX)는 데이터 카운터(11)에서 소정 비트 수만큼 카운팅된 정보다항식(d(x))의 출력신호를 먼저 선택하여 출력하고, 정보다항식(d(x))이 출력된 후 바로 패리티신호(p(x))를 출력함으로써, 데이터와 패리티가 순차적으로 출력되는 출력신호(c(x))를 출력하게 된다.

상기한 바와 같이 본 발명은 오류를 정정함이 가능한 비트 수를 결정하고, 그에 따라 생성다항식의 계수를 결정한 다음, 그 계수에 맞도록 곱셈기의 게이트를 제거 또는 단일입력의 버퍼로 변환함으로써, 게이트의 수를 줄여 집적도를 향상시키는 효과와 아울러 완료지연시간을 줄여 동작속도를 향상시키는 효과가 있다.

Claims (4)

1. 정보 다항식과 패리티 다항식을 가산한 값에 생성다항식의 각 비트를 곱하는 다수의 곱셈수단과; 상기 곱셈수단의 출력을 클럭신호에 동기를 맞춰 래치하는 다수의 래치수단과; 상기 다수의 래치수단과 다음단의 곱셈수단의 출력을 가산하는 가산수단과; 상기 정보다항식과 최종단에 위치하는 래치수단의 출력인 패리티 다항식을 선택적으로 출력하는 선택수단으로 구성되는 리드 솔로몬 인코더에 있어서, 상기 곱셈수단은 염원하는 패리티 다항식의 비트 수에 맞는 생성다항식을 구하고, 그 생성다항식의 각 계수 값에 따라 내부의 불필요한 논리게이트를 제거 또는 단일입력 논리게이트로 변환하여 구성하는 것을 특징으로 하는 리드 솔로몬 인코더.
2. 제 1 항에 있어서, 상기 곱셈수단은 입력되는 생성다항식의 계수가 '0'인 경우, 앤드게이트를 제거하고, 배타적오아게이트를 버퍼로 변환하여 구성한 것을 특징으로 하는 리드 솔로몬 인코더.
3. 제 1 항에 있어서, 상기 곱셈수단은 입력되는 생성다항식의 계수가 '1'인 경우, 앤드게이트를 버퍼로 변환하고, 배타적오아게이트를 인버터로 변환하여 구성한 것을 특징으로 하는 리드 솔로몬 인코더.
4. 제 1 항에 있어서, 상기 선택수단은 클럭신호에 동기를 맞춰 데이터선택신호의 비트 수만큼의 정보 다항식을 카운팅하여 출력하고, 그 카운팅이 완료되면 제어신호와 데이터 카운팅종료신호를 출력하는 데이터 카운터와; 상기 클럭신호에 동기를 맞춰 패리티선택신호의 비트 수만큼 상기 패리티 다항식을 카운팅하여 출력하며, 그 카운팅이 완료됨을 알리는 패리티 카운팅종료신호를 출력하는 패리티 카운터와; 상기 데이터 카운터의 제어신호에 따라 상기 데이터 카운터에서 출력되는 소정 비트의 정보 다항식을 먼저 선택하여 출력하고, 패리티 카운터에서 출력되는 소정 비트의 패리티 다항식을 선택하여 출력하는 멀티플랙서로 구성하여 된 것을 특징으로 하는 리드 솔로몬 인코더.