KR19990075865A - I / O line control circuit of semiconductor memory device - Google Patents

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KR19990075865A KR1019980010341A KR19980010341A KR19990075865A KR 19990075865 A KR19990075865 A KR 19990075865A KR 1019980010341 A KR1019980010341 A KR 1019980010341A KR 19980010341 A KR19980010341 A KR 19980010341A KR 19990075865 A KR19990075865 A KR 19990075865A
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유훈
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윤종용
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본 발명은 반도체 메모리 장치의 입출력라인 제어 회로에 관한 것으로서, 데이터를 전송하는 입출력라인쌍과, 상기 입출력라인쌍을 선택하는 어드레스 신호들과 리프레쉬 모드(Refresh Mode) 진입시에만 액티브(active)되는 제어 신호를 입력하는 논리 게이트(logic gate)와, 상기 입출력라인쌍 사이에 연결되며 전원 전압의 절반 레벨의 전압을 발생하는 제1 전원을 입력하고 상기 논리 게이트의 출력에 의해 게이팅(gating)되어 상기 입출력라인쌍을 상기 제1 전원 레벨로 프리차지(precharge)시키는 제1 프리차지 수단, 및 상기 입출력라인쌍 사이에 연결되며 상기 제1 전원보다 소정 레벨 높은 전압을 발생하는 제2 전원을 입력하고 상기 논리 게이트의 출력에 의해 게이팅되어 상기 입출력라인쌍을 상기 제2 전원 레벨로 차지시키는 제2 프리차지 수단을 구비하고, 동작 모드에서는 상기 어드레스 신호들에 의해 상기 입출력라인쌍은 상기 제1 전원 레벨 또는 상기 제2 전원 레벨로 프리차지되고, 리프레쉬 모드에서는 상기 어드레스 신호들에 관계없이 상기 입출력라인쌍은 상기 제1 전원 레벨로 차지(charge)됨으로써 리프레쉬 모드에서 반도체 메모리 장치의 전력 소모가 감소된다.The present invention relates to an input / output line control circuit of a semiconductor memory device, and includes an input / output line pair for transmitting data, address signals for selecting the input / output line pair, and a control signal that is active only when entering a refresh mode. A logic gate for inputting a logic gate and a first power supply connected between the pair of input / output lines and generating a voltage at half a level of a power supply voltage, and gated by an output of the logic gate to input the first power supply; A first precharge means for precharging the pair to the first power level, and a second power supply connected between the pair of input / output lines and generating a voltage higher than the first power supply and generating a voltage higher than the first power supply; A second precharge means gated by an output of the power supply to occupy the input / output line pairs at the second power level; In the operation mode, the input / output line pair is precharged to the first power level or the second power level by the address signals, and in the refresh mode, the input / output line pair is the first power level regardless of the address signals. Low charge reduces the power consumption of the semiconductor memory device in the refresh mode.

Description

반도체 메모리 장치의 입출력라인 제어 회로I / O line control circuit of semiconductor memory device

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 입출력라인의 프리차지를 제어하는 입출력라인 제어 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to an input / output line control circuit for controlling precharge of an input / output line.

반도체 메모리 장치에는 정보를 저장하기 위한 메모리 셀(Memory Cell)들이 존재한다. 메모리 셀들은 각각 하나의 트랜지스터와 하나의 캐패시터(Capacitor)로 구성된다. 이와 같은 메모리 셀들은 하나의 비트라인(Bit Line)에 연결되고, 상기 비트라인은 동수의 메모리 셀들이 연결된 하나의 상보 비트라인과 비트라인쌍을 이룬다. 비트라인쌍이 다수개 모여서 하나의 서브어레이 블록(Sub-Array Block)을 구성하고, 서브어레이 블록들이 다수개 모여서 어레이 블록을 구성한다. 서로 인접한 서브어레이 블록 사이에는 메모리 셀들에 저장되어있는 데이터를 감지하는 감지 증폭기가 있고, 감지 증폭기에 의해 감지되고 증폭된 데이터를 반도체 메모리 장치의 외부로 전달하는 입출력라인들이 배치된다. 상기 입출력라인들의 프리차지(precharge) 상태를 제어하는 회로가 입출력라인 제어 회로이다.Memory cells for storing information exist in the semiconductor memory device. Each of the memory cells is composed of one transistor and one capacitor. Such memory cells are connected to one bit line, and the bit lines form a pair of bit lines and one complementary bit line to which the same number of memory cells are connected. A plurality of bit line pairs gather to form a sub-array block, and a plurality of sub-array blocks gather to form an array block. Between the subarray blocks adjacent to each other there is a sense amplifier for sensing data stored in the memory cells, and input and output lines for transferring the data sensed and amplified by the sense amplifier to the outside of the semiconductor memory device is disposed. A circuit for controlling the precharge state of the input / output lines is an input / output line control circuit.

도 1은 종래의 반도체 메모리 장치의 입출력라인 제어 회로의 회로도이다. 도 1을 참조하면, 종래의 반도체 메모리 장치의 입출력라인 제어 회로는 입출력라인쌍(IO/IOB) 사이에 연결되어 상기 입출력라인쌍(IO/IOB)을 프리차지시키는 제1 및 제2 프리차지 수단들(111,112) 및 어드레스 신호들(ΦBLi,ΦBLj)에 응답하여 상기 제1 및 제2 프리차지 수단들(111,112)을 활성화시키는 논리 게이트(121)를 구비한다.1 is a circuit diagram of an input / output line control circuit of a conventional semiconductor memory device. Referring to FIG. 1, an input / output line control circuit of a conventional semiconductor memory device is connected between input / output line pairs IO / IOB so as to precharge the input / output line pairs IO / IOB. And a logic gate 121 for activating the first and second precharge means 111 and 112 in response to the signals 111 and 112 and the address signals? BLi and? BLj.

상기 제1 및 제2 프리차지 수단들(111,112)은 상기 논리 게이트(121)의 출력에 응답하여 상기 입출력라인쌍(IO/IOB)을 각각 다른 전압 레벨로 프리차지시킨다. 즉, 상기 논리 게이트(121)의 출력이 하이 레벨(high level)일 때 상기 제1 프리차지 수단(111)은 상기 입출력라인쌍(IO/IOB)을 제1 전원(VCC1) 레벨 즉, 전원 전압의 절반 레벨로 프리차지시키고, 상기 논리 게이트(121)의 출력이 로우 레벨(low level)일 때 상기 제2 프리차지 수단(112)은 상기 입출력라인쌍(IO/IOB)을 제2 전원(VCC2) 레벨 즉, 전원 전압 레벨로 차지(charge)시킨다. 상기 어드레스 신호들(ΦBLi,ΦBLj)은 상기 입출력라인쌍(IO/IOB)을 선택하기 위한 어드레스 신호들이다. 따라서 상기 어드레스 신호들(ΦBLi,ΦBLj)이 하이 레벨로 되면 상기 입출력라인쌍(IO/IOB)을 통해서 데이터들이 전송된다.The first and second precharge means 111 and 112 precharge the input / output line pairs IO / IOB to different voltage levels in response to the output of the logic gate 121. That is, when the output of the logic gate 121 is at a high level, the first precharge unit 111 moves the input / output line pair IO / IOB to a first power supply VCC1 level, that is, a power supply voltage. The second precharge unit 112 supplies the input / output line pair IO / IOB to the second power source VCC2 when the output of the logic gate 121 is at a low level. ), That is, the power supply voltage level. The address signals? BLi and? BLj are address signals for selecting the input / output line pair IO / IOB. Therefore, when the address signals? BLi and? BLj are at a high level, data are transmitted through the input / output line pair IO / IOB.

상기 입출력라인쌍(IO/IOB)이 대기 상태일 때 상기 어드레스 신호들(ΦBLi,ΦBLj)은 로우 레벨이므로 상기 논리 게이트(121)의 출력은 하이 레벨로 된다. 그러다가 상기 입출력라인쌍(IO/IOB)을 통해서 데이터를 전송하고자 할 경우에는 상기 어드레스 신호들(ΦBLi,ΦBLj)이 하이 레벨로 되어 상기 논리 게이트(121)의 출력은 로우 레벨로 되므로 상기 제2 프리차지 수단(112)이 활성화되어 상기 입출력라인쌍(IO/IOB)을 전원 전압 레벨로 차지시킨다. 상기 입출력라인쌍(IO/IOB)이 전원 전압 레벨로 차지되므로써 상기 입출력라인쌍(IO/IOB)을 통해서 전달되는 데이터의 전송 속도가 빨라진다.When the input / output line pairs IO / IOB are in a standby state, the address signals? BLi and? BLj are at a low level, so the output of the logic gate 121 is at a high level. In the case where data is to be transmitted through the input / output line pair IO / IOB, the address signals? BLi and? BLj become high level, and the output of the logic gate 121 becomes low level. The charging means 112 is activated to charge the input / output line pairs IO / IOB to a power supply voltage level. Since the input / output line pair IO / IOB occupies a power supply voltage level, the data transfer rate of the data transmitted through the input / output line pair IO / IOB is increased.

그런데, 상기 입출력라인쌍(IO/IOB)을 전원 전압 레벨로 차지시킬 경우 데이터의 전송 속도는 빨라지게 되지만, 그로 인하여 리프레쉬 모드(Refresh Mode)에서는 오히려 많은 전력을 소모하는 원인이 된다. 리프레쉬 모드에서는 데이터를 전송하지 않기 때문에 입출력라인쌍(IO/IOB)을 전원 전압 레벨로 높게 할 필요가 없고 단지 전원 전압의 절반 레벨로 프리차지시켜도 충분하다.However, when the input / output line pair IO / IOB occupies a power supply voltage level, the data transmission speed is increased, but this causes a lot of power consumption in the refresh mode. In the refresh mode, no data is transmitted, so the input / output line pairs (IO / IOB) do not need to be raised to the power supply voltage level, but only precharged to half the power supply voltage level.

따라서 본 발명이 이루고자하는 기술적 과제는 전력 소모를 감소시키기 위한 반도체 메모리 장치의 입출력라인 제어 회로를 제공하는데 있다.Accordingly, an aspect of the present invention is to provide an input / output line control circuit of a semiconductor memory device for reducing power consumption.

도 1은 종래의 반도체 메모리 장치의 입출력라인 제어 회로의 회로도.1 is a circuit diagram of an input / output line control circuit of a conventional semiconductor memory device.

도 2는 본 발명에 따른 반도체 메모리 장치의 입출력라인 제어 회로를 설명하기 위한 반도체 메모리 장치의 감지 증폭기 영역의 배치도.2 is a layout view of a sense amplifier region of a semiconductor memory device for explaining an input / output line control circuit of the semiconductor memory device according to the present invention;

도 3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 입출력라인 제어 회로의 회로도.3 is a circuit diagram of an input / output line control circuit of a semiconductor memory device according to a preferred embodiment of the present invention.

상기 기술적 과제를 이루기 위하여 본 발명은, 데이터를 전송하는 입출력라인쌍과, 상기 입출력라인쌍을 선택하는 어드레스 신호들과 리프레쉬 모드 진입시에만 액티브되는 제어 신호를 입력하는 논리 게이트와, 상기 입출력라인쌍 사이에 연결되며 전원 전압의 절반 레벨의 전압을 발생하는 제1 전원을 입력하고 상기 논리 게이트의 출력에 의해 게이팅되어 상기 입출력라인쌍을 상기 제1 전원 레벨로 프리차지시키는 제1 프리차지 수단, 및 상기 입출력라인쌍 사이에 연결되며 상기 제1 전원보다 소정 레벨 높은 전압을 발생하는 제2 전원을 입력하고 상기 논리 게이트의 출력에 의해 게이팅되어 상기 입출력라인쌍을 상기 제2 전원 레벨로 차지시키는 제2 프리차지 수단을 구비하고, 동작 모드에서는 상기 어드레스 신호들에 의해 상기 입출력라인쌍은 상기 제1 전원 레벨 또는 상기 제2 전원 레벨로 프리차지되고, 리프레쉬 모드에서는 상기 어드레스 신호들에 관계없이 상기 입출력라인쌍은 상기 제1 전원 레벨로 차지되는 반도체 메모리 장치의 입출력라인 제어 회로를 제공한다.In order to achieve the above technical problem, the present invention provides an input / output line pair for transmitting data, an address signal for selecting the input / output line pair, a logic gate for inputting a control signal activated only when entering a refresh mode, and the input / output line pair. First precharge means connected to a first power source for generating a voltage at half of a power supply voltage and gated by an output of the logic gate to precharge the pair of input / output lines to the first power level; and A second free input coupled between the input / output line pairs and inputting a second power supply generating a voltage higher than the first power supply and gated by an output of the logic gate to occupy the input / output line pair as the second power level; And charge means, and in the operation mode, the input / output line pairs are connected by the address signals. The input / output line control circuit of the semiconductor memory device is precharged to the first power level or the second power level, and the pair of input / output lines occupies the first power level regardless of the address signals in the refresh mode. .

바람직하기는, 상기 제1 논리 게이트는 상기 어드레스 신호들이 하이 레벨(high level)로 액티브(active)되면 로우 레벨을 출력하고 상기 어드레스 신호들이 로우로 인액티브(inactive)되면 하이 레벨을 출력하는 부정논리합 수단, 및 상기 부정논리합 수단의 출력과 상기 제어 신호 중 어느 하나라도 하이 레벨이면 하이 레벨을 출력하는 논리합 수단으로 구성한다.Advantageously, the first logic gate outputs a low level when the address signals are active at a high level and outputs a high level when the address signals are inactive low. Means and a logical sum means for outputting a high level if any one of the output of the negative logic means and the control signal is at a high level.

바람직하기는 또, 상기 제2 전원은 상기 전원 전압과 동등한 레벨의 전압을 발생하는 전원인 것을 특징으로 하는 반도체 메모리 장치의 입출력라인 제어 회로.Preferably, the second power supply is an input / output line control circuit of a semiconductor memory device, characterized in that the power supply for generating a voltage of the same level as the power supply voltage.

바람직하기는 또한, 상기 제1 프리차지 수단은 상기 논리 게이트의 출력에 의해 게이팅되어 상기 제1 전원으로부터 발생되는 전압 레벨로 상기 입출력라인쌍을 프리차지시키는 하나 이상의 NMOS 트랜지스터를 구비하고, 상기 제2 프리차지 수단은 상기 논리 게이트의 출력에 의해 게이팅되어 상기 제2 전원으로부터 발생되는 전압 레벨로 상기 입출력라인쌍을 프리차지시키는 하나 이상의 PMOS 트랜지스터를 구비한다.Advantageously, the first precharge means comprises one or more NMOS transistors gated by the output of the logic gate to precharge the input / output line pairs to a voltage level generated from the first power source, wherein the second precharge means comprises: The precharge means comprises one or more PMOS transistors that are gated by the output of the logic gate to precharge the pair of input / output lines to a voltage level generated from the second power supply.

상기 본 발명에 의하여 반도체 메모리 장치의 전력 소모가 감소된다.According to the present invention, power consumption of the semiconductor memory device is reduced.

이하, 첨부된 도면들을 통하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 반도체 메모리 장치의 입출력라인 제어 회로를 설명하기 위한 반도체 메모리 장치의 감지 증폭기 영역의 배치도이다. 도 2를 참조하면, 감지 증폭기 영역에는 비트라인(BL)과 상보 비트라인(BLB)으로 구성되는 비트라인쌍(BL/BLB), 입출력라인(IO)과 상보 입출력라인(IOB)으로 구성되는 입출력라인쌍(IO/IOB), 등화 신호(PEQi)에 응답하여 상기 비트라인(BL)과 상보 비트라인(BLB)을 소정 전압(VBL) 레벨로 등화시키는 등화기(211), 격리 게이트 신호(PISOi)에 응답하여 비트라인쌍(BL/BLB)을 감지 증폭기(231)와 격리시키는 격리 게이트(221), 비트라인쌍(BL/BLB)의 전압을 감지 및 증폭하는 감지 증폭기(231) 및 칼럼 선택 신호(CSL)에 응답하여 상기 비트라인쌍(BL/BLB)과 상기 입출력라인쌍(IO/IOB)을 전기적으로 연결시키는 칼럼 선택 게이트(241)가 배치되어있다. 상기 비트라인쌍(BL/BLB)에 메모리 셀 어레이(도시안됨)가 연결된다.2 is a layout view of a sense amplifier region of a semiconductor memory device for explaining an input / output line control circuit of the semiconductor memory device according to the present invention. Referring to FIG. 2, in the sense amplifier region, an input / output composed of a bit line pair BL / BLB including a bit line BL and a complementary bit line BLB, an input / output line IO, and a complementary input / output line IOB. An equalizer 211 and an isolation gate signal PISOi for equalizing the bit line BL and the complementary bit line BLB to a predetermined voltage level VBL in response to a line pair IO / IOB and an equalization signal PEQi. Isolation gate 221 that isolates the bit line pair BL / BLB from the sense amplifier 231, sense amplifier 231 that senses and amplifies the voltage of the bit line pair BL / BLB, and column selection. A column select gate 241 is arranged to electrically connect the bit line pair BL / BLB and the input / output line pair IO / IOB in response to the signal CSL. A memory cell array (not shown) is connected to the bit line pair BL / BLB.

도 3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 입출력라인 제어 회로의 회로도이다. 도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 입출력라인 제어 회로는 입출력라인(IO)과 상보 입출력라인(IOB)으로 구성되는 입출력라인쌍(IO/IOB), 제1 및 제2 프리차지 수단들(311,312) 및 논리 게이트(321)를 구비한다. 상기 도 2를 참조하여 도 3에 도시된 입출력라인 제어 회로를 설명하기로 한다.3 is a circuit diagram of an input / output line control circuit of a semiconductor memory device according to a preferred embodiment of the present invention. Referring to FIG. 2, an input / output line control circuit of a semiconductor memory device according to an exemplary embodiment of the present invention may include an input / output line pair (IO / IOB), first and second input / output lines (IO) and a complementary input / output line (IOB). Second precharge means 311 and 312 and logic gate 321 are provided. The input / output line control circuit shown in FIG. 3 will be described with reference to FIG. 2.

상기 입출력라인쌍(IO/IOB)은 데이터 독출시 메모리 셀 어레이(도시안됨)로부터 상기 비트라인쌍(BL/BLB)을 통해서 전송되는 데이터를 받아서 반도체 메모리 장치의 외부로 전송한다.The input / output line pair IO / IOB receives data transmitted through the bit line pair BL / BLB from a memory cell array (not shown) and transmits the data to the outside of the semiconductor memory device.

상기 논리 게이트(321)는 상기 입출력라인쌍(IO/IOB)을 선택하는 어드레스 신호들(ΦBLi,ΦBLj)과 상기 입출력라인쌍(IO/IOB)이 활성화될 때 액티브되는 제어 신호(ΦREF)를 입력하고 이들을 조합하여 상기 제1 및 제2 프리차지 수단들(311,312)로 출력한다. 상기 논리 게이트(321)는 상기 어드레스 신호들(ΦBLi,ΦBLj)이 하이 레벨로 액티브되면 로우 레벨을 출력하고 상기 어드레스 신호들(ΦBLi,ΦBLj)이 로우로 인액티브되면 하이 레벨을 출력하는 부정논리합 수단(323), 및 상기 부정논리합 수단(323)의 출력과 상기 제어 신호(ΦREF) 중 어느 하나라도 하이 레벨이면 하이 레벨을 출력하는 논리합 수단(324,326)으로 구성한다. 즉, 상기 논리 게이트(321)는 노아 게이트(NOR Gate)들(323,324) 및 인버터(Inverter)(326)로 구성한다.The logic gate 321 inputs address signals? BLi and? BLj for selecting the input / output line pair IO / IOB and a control signal? REF activated when the input / output line pair IO / IOB is activated. The combination is output to the first and second precharge means 311 and 312. The logic gate 321 outputs a low level when the address signals? BLi and? BLj are active at a high level, and outputs a high level when the address signals? BLi and? BLj are inactive low. 323, and logical sum means 324,326 for outputting a high level if any one of the output of the negative logic means 323 and the control signal .phi.REF is at a high level. That is, the logic gate 321 includes NOR gates 323 and 324 and an inverter 326.

상기 제1 프리차지 수단(311)은 상기 입출력라인쌍(IO/IOB) 사이에 연결되며 전원 전압의 절반 레벨의 전압을 발생하는 제1 전원(VCC1)과 상기 논리 게이트(321)의 출력을 입력한다. 상기 제1 프리차지 수단(311)은 상기 논리 게이트(321)의 출력에 의해 게이팅되어 상기 제1 전원(VCC1)으로부터 발생되는 전압 레벨로 상기 입출력라인쌍(IO/IOB)을 프리차지시키는 NMOS 트랜지스터들(341,342,343)을 구비한다.The first precharge means 311 is connected between the input / output line pairs IO / IOB and inputs an output of the first power supply VCC1 and the logic gate 321 that generate a voltage at half the level of the power supply voltage. do. The first precharge means 311 is gated by the output of the logic gate 321 NMOS transistor to precharge the input and output line pair (IO / IOB) to the voltage level generated from the first power supply (VCC1) Fields 341, 342, and 343.

상기 제2 프리차지 수단(312)은 상기 입출력라인쌍(IO/IOB) 사이에 연결되며 상기 제1 전원(VCC1)보다 소정 레벨 높은 전압, 예컨대 전원 전압을 발생하는 제2 전원(VCC2)과 상기 논리 게이트(321)의 출력을 입력한다. 상기 제2 프리차지 수단(312)은 상기 논리 게이트(321)의 출력에 의해 게이팅되어 상기 제2 전원(VCC2)으로부터 발생되는 전압 레벨로 상기 입출력라인쌍(IO/IOB)을 차지시키는 PMOS 트랜지스터들(351,352,353)을 구비한다.The second precharge means 312 is connected between the input / output line pairs IO / IOB and generates a voltage higher than the first power supply VCC1, for example, a power supply voltage and a second power supply VCC2. The output of the logic gate 321 is input. The second precharge means 312 is gated by the output of the logic gate 321 PMOS transistors occupy the input-output line pair (IO / IOB) at the voltage level generated from the second power supply (VCC2) (351,352,353).

도 3에 도시된 회로의 동작을 살펴보기로 한다. 먼저, 반도체 장치가 대기 상태일 때의 동작을 설명하기로 한다. 대기 상태가 되면 상기 어드레스 신호들(ΦBLi,ΦBLj)은 로우 레벨로 인액티브된다. 그러면 노아 게이트(323)의 출력은 하이 레벨로 된다. 상기 제어 신호(ΦREF)는 반도체 장치가 리프레쉬 모드로 진입할 때에만 하이 레벨로 액티브된다. 따라서 대기 상태에서는 상기 제어 신호(ΦREF)는 로우 레벨로 유지된다. 상기 제어 신호(ΦREF)가 로우 레벨이고 노아 게이트(323)의 출력이 하이 레벨이므로 노아 게이트(324)의 출력은 로우 레벨이고, 이것은 인버터(326)에 의해 반전되므로 인버터(326)의 출력은 하이 레벨로 된다. 인버터(326)의 출력이 하이 레벨이므로 제2 프리차지 수단(312)은 비활성화되고 제1 프리차지 수단(311)만 활성화되어서 상기 입출력라인쌍(IO/IOB)은 제1 전원 레벨 즉, 전원 전압의 절반 레벨로 프리차지된다.An operation of the circuit shown in FIG. 3 will be described. First, the operation when the semiconductor device is in the standby state will be described. In the standby state, the address signals? BLi and? BLj are inactivated to a low level. The output of the NOR gate 323 is then at a high level. The control signal Φ REF is activated to a high level only when the semiconductor device enters the refresh mode. Therefore, in the standby state, the control signal .phi.REF is maintained at a low level. Since the control signal .phi.REF is at a low level and the output of the NOR gate 323 is at a high level, the output of the NOR gate 324 is at a low level, which is inverted by the inverter 326 so that the output of the inverter 326 is high. Level. Since the output of the inverter 326 is at a high level, the second precharge means 312 is inactivated and only the first precharge means 311 is activated so that the input / output line pair IO / IOB is at a first power level, that is, a power supply voltage. Is precharged to half level.

반도체 장치가 독출 상태로 되면, 상기 어드레스 신호들(ΦBLi,ΦBLj)은 하이 레벨로 액티브된다. 그러면 노아 게이트(323)의 출력은 로우 레벨로 된다. 상기 제어 신호(ΦREF)는 반도체 장치가 리프레쉬 모드로 진입할 때에만 하이 레벨로 액티브된다. 따라서 데이터의 독출시에도 상기 제어 신호(ΦREF)는 로우 레벨로 유지된다. 상기 제어 신호(ΦREF)가 로우 레벨이고 노아 게이트(323)의 출력이 로우 레벨이므로 노아 게이트(324)의 출력은 하이 레벨이고, 이것은 인버터(326)에 의해 반전되므로 인버터(326)의 출력은 로우 레벨로 된다. 인버터(326)의 출력이 로우 레벨이므로 제1 프리차지 수단(311)은 비활성화되고 제2 프리차지 수단(312)이 활성화되어서 상기 입출력라인쌍(IO/IOB)은 전원 전압 레벨로 차지된다. 이와 같이 입출력라인쌍(IO/IOB)이 선택되면 입출력라인쌍(IO/IOB)은 제2 전원 레벨 즉, 전원 전압 레벨로 차지됨으로써 입출력라인쌍(IO/IOB)을 통해서 전송되는 데이터의 전송 속도는 빨라진다.When the semiconductor device is in a read state, the address signals? BLi and? BLj are activated to a high level. The output of the NOR gate 323 then goes low. The control signal Φ REF is activated to a high level only when the semiconductor device enters the refresh mode. Therefore, even when data is read, the control signal .phi.REF is maintained at a low level. Since the control signal .phi.REF is at a low level and the output of the NOR gate 323 is at a low level, the output of the NOR gate 324 is at a high level, which is inverted by the inverter 326 so that the output of the inverter 326 is low. Level. Since the output of the inverter 326 is at a low level, the first precharge means 311 is deactivated and the second precharge means 312 is activated to occupy the input / output line pair IO / IOB at a power supply voltage level. When the input / output line pair IO / IOB is selected as described above, the input / output line pair IO / IOB occupies the second power level, that is, the power supply voltage level, and thus the transmission rate of data transmitted through the input / output line pair IO / IOB. Becomes faster.

리프레쉬 모드로 진입하면 상기 어드레스 신호들(ΦBLi,ΦBLj)은 하이 레벨로 액티브되어 상기 입출력라인쌍(IO/IOB)을 활성화시키고 상기 제어 신호(ΦREF)도 하이 레벨로 액티브된다. 상기 어드레스 신호들(ΦBLi,ΦBLj)이 하이 레벨이므로 노아 게이트(323)의 출력은 로우 레벨로 된다. 노아 게이트(323)의 출력은 로우 레벨이지만 상기 제어 신호(ΦREF)가 하이 레벨이므로 노아 게이트(324)의 출력은 로우 레벨로 되고 그로 인하여 인버터(326)의 출력은 하이 레벨로 된다. 인버터(326)의 출력이 하이 레벨이므로 제2 프리차지 수단(312)은 비활성화되고 제1 프리차지 수단(311)만 활성화되어 상기 입출력라인쌍(IO/IOB)은 상기 제1 전원 레벨 즉, 전원 전압의 절반 레벨로 프리차지된다.When entering the refresh mode, the address signals? BLi and? BLj are activated at a high level to activate the input / output line pair IO / IOB, and the control signal? REF is also activated at a high level. Since the address signals? BLi and? BLj are at a high level, the output of the NOR gate 323 is at a low level. The output of the NOR gate 323 is at a low level, but since the control signal .phi.REF is at a high level, the output of the NOR gate 324 is at a low level, thereby causing the output of the inverter 326 to be at a high level. Since the output of the inverter 326 is at a high level, the second precharge means 312 is deactivated and only the first precharge means 311 is activated, so that the input / output line pair IO / IOB is connected to the first power level, that is, power. Precharged to half level of voltage.

이와 같이, 리프레쉬 모드에서는 상기 입출력라인쌍(IO/IOB)은 전원 전압의 절반 레벨로 차지됨으로써 반도체 메모리 장치의 전력이 적게 소모된다.As described above, in the refresh mode, the input / output line pairs IO / IOB occupy half the power supply voltage, thereby reducing the power consumption of the semiconductor memory device.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.

상술한 바와 같이 본 발명에 따르면, 리프레쉬 모드에서는 어드레스 신호들(ΦBLi,ΦBLj)에 관계없이 입출력라인쌍(IO/IOB)이 전원 전압의 절반 레벨로 차지됨으로써 반도체 메모리 장치의 전력 소모가 감소된다.As described above, in the refresh mode, the power consumption of the semiconductor memory device is reduced because the input / output line pairs IO / IOB occupy half the power supply voltage regardless of the address signals? BLi and? BLj.

Claims (6)

데이터를 전송하는 입출력라인쌍;Input / output line pairs for transmitting data; 상기 입출력라인쌍을 선택하는 어드레스 신호들과 리프레쉬 모드 진입시에만 액티브되는 제어 신호를 입력하는 논리 게이트;A logic gate configured to input address signals for selecting the input / output line pairs and a control signal active only when entering a refresh mode; 상기 입출력라인쌍 사이에 연결되며 전원 전압의 절반 레벨의 전압을 발생하는 제1 전원을 입력하고 상기 논리 게이트의 출력에 의해 게이팅되어 상기 입출력라인쌍을 상기 제1 전원 레벨로 프리차지시키는 제1 프리차지 수단; 및A first pre-connected between the input / output line pairs and inputting a first power source generating a voltage at a half level of a power supply voltage and gated by an output of the logic gate to precharge the input / output line pairs to the first power level; Charging means; And 상기 입출력라인쌍 사이에 연결되며 상기 제1 전원보다 소정 레벨 높은 전압을 발생하는 제2 전원을 입력하고 상기 논리 게이트의 출력에 의해 게이팅되어 상기 입출력라인쌍을 상기 제2 전원 레벨로 차지시키는 제2 프리차지 수단을 구비하고,A second power source connected between the input / output line pairs and inputting a second power source generating a voltage higher than the first power source and gated by an output of the logic gate to occupy the input / output line pairs as the second power level; With precharge means, 동작 모드에서는 상기 어드레스 신호들에 의해 상기 입출력라인쌍은 상기 제1 전원 레벨 또는 상기 제2 전원 레벨로 프리차지되고, 리프레쉬 모드에서는 상기 어드레스 신호들에 관계없이 상기 입출력라인쌍은 상기 제1 전원 레벨로 차지되는 것을 특징으로 하는 반도체 메모리 장치의 입출력라인 제어 회로.In the operation mode, the input / output line pair is precharged to the first power level or the second power level by the address signals, and in the refresh mode, the input / output line pair is the first power level regardless of the address signals. And an input / output line control circuit of a semiconductor memory device. 제1항에 있어서, 상기 제1 논리 게이트는The method of claim 1, wherein the first logic gate is 상기 어드레스 신호들이 하이 레벨로 액티브되면 로우 레벨을 출력하고 상기 어드레스 신호들이 로우로 인액티브되면 하이 레벨을 출력하는 부정논리합 수단; 및Negative logic means for outputting a low level if the address signals are active at a high level and a high level if the address signals are inactive low; And 상기 부정논리합 수단의 출력과 상기 제어 신호 중 어느 하나라도 로우 레벨이면 하이 레벨을 출력하는 논리합 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 입출력라인 제어 회로.And a logic sum means for outputting a high level if any one of the output of the negative logic means and the control signal is at a low level. 제1항에 있어서, 상기 논리 게이트는2. The logic gate of claim 1 wherein the logic gate is 상기 어드레스 신호들을 입력하는 노아 게이트;A NOR gate for inputting the address signals; 상기 노아 게이트의 출력과 상기 제어 신호를 입력하는 다른 노아 게이트; 및Another NOR gate for inputting the output of the NOR gate and the control signal; And 상기 다른 노아 게이트의 출력을 반전시키는 인버터로 구성하는 것을 특징으로 하는 반도체 메모리 장치의 입출력라인 제어 회로.And an inverter for inverting the output of the other NOR gate. 제1항에 있어서, 상기 제2 전원은 상기 전원 전압과 동등한 레벨의 전압을 발생하는 전원인 것을 특징으로 하는 반도체 메모리 장치의 입출력라인 제어 회로.The input / output line control circuit of a semiconductor memory device according to claim 1, wherein the second power supply is a power supply generating a voltage having a level equal to the power supply voltage. 제1항에 있어서, 상기 제1 프리차지 수단은 상기 논리 게이트의 출력에 의해 게이팅되어 상기 제1 전원으로부터 발생되는 전압 레벨로 상기 입출력라인쌍을 프리차지시키는 하나 이상의 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 입출력라인 제어 회로.The method of claim 1, wherein the first precharge means comprises at least one NMOS transistor gated by an output of the logic gate to precharge the pair of input / output lines to a voltage level generated from the first power supply. An input / output line control circuit of a semiconductor memory device. 제1항에 있어서, 상기 제2 프리차지 수단은 상기 논리 게이트의 출력에 의해 게이팅되어 상기 제2 전원으로부터 발생되는 전압 레벨로 상기 입출력라인쌍을 프리차지시키는 하나 이상의 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 입출력라인 제어 회로.The method of claim 1, wherein the second precharge means comprises one or more PMOS transistors gated by the output of the logic gate to precharge the pair of input / output lines to a voltage level generated from the second power supply. An input / output line control circuit of a semiconductor memory device.
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KR100691017B1 (en) * 2006-03-30 2007-03-09 주식회사 하이닉스반도체 A local input-output line precharge controlling circuit for semiconductor memory and the control method thereof

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