KR19990075251A

KR19990075251A - 오버플로우 버퍼를 이용한 캐쉬 참조지연 방지장치

Info

Publication number: KR19990075251A
Application number: KR1019980009334A
Authority: KR
Inventors: 현상용
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1998-03-18
Filing date: 1998-03-18
Publication date: 1999-10-15

Abstract

본 발명은 오버플로우 버퍼를 이용한 캐쉬 참조지연 방지장치에 관한 것으로, 특히, 컴퓨터 내부에서 일어나는 여러가지 작업을 수행하는 프로세서부(10)와; 상기 프로세서부(10)에서 요구신호를 출력할 경우 출력된 신호가 목적지에 도달할수 있도록 길을 안내하는 프로세서 버스(20)와; 프로세서 버스(20)에 발생된 요구신호를 랫치(LATCH)하여 주소부분만을 추출하는 버스 인터페이스(30)와; 상기 버스 인터페이스(30)에서 추출된 주소를 이용하여 캐쉬를 참조할수 없을때 전송된 주소를 오버플로우 버퍼(50)에 저장할 수 있도록 제어하는 오버플로우 제어부(40)와; 상기 오버플로우 제어부(40)에 의해 참조신호를 저장하기도 하고 캐쉬 제어부(60)로 전송하기도 하는 오버플로우 버퍼(50)와; 캐쉬가 현재 어떠한 작업을 수행하고 있는지를 참고하여 진행중인 작업에 대한 내용을 버스 인터페이스(30)와 오버플로우 제어부(40)에 알려주는 캐쉬 제어부(50)와; 마더보드에 장착되어 L2캐쉬(도시되지 않음)와 메인 메모리 사이에서 완충기억 장치 역활을 하는 L3캐쉬(70)를 포함하여 구성됨을 특징으로 하는 오버플로우 버퍼를 이용한 캐쉬 참조지연 방지장치로써, 본 발명은 오버플로우 처리기법을 사용하면 일단 발생한 요구는 항상 처리될뿐 아니라 연속적인 요구를 발생시킬 수 있으므로 버스 사용성을 향상 시킬 수 있는 효과가 있는 것이다.

Description

오버플로우 버퍼를 이용한 캐쉬 참조지연 방지장치

본 발명은 오버플로우 버퍼(OVERFLOW BUFFER)를 이용한 캐쉬 참조지연 방지장치에 관한 것으로, 특히, 프로세서 버스에서의 요구(REQUEST)에 대한 캐쉬(CASHE) 참조가 캐쉬초기화, 또는 캐쉬를 연속적으로 업데이트하고 있는 상태 일 경우 요구를 참조 가능할 때까지 계속 재시도 시키지 않고 오버플로우 제어부가 요구의 주소를 오버플로우 버퍼에 임시적으로 저장한 후 캐쉬의 초기화나 업데이트가 종료된후 오버플로우 버퍼에 저장된 순서대로 캐쉬를 참조할수 있도록 한 오버플로우 버퍼를 이용한 캐쉬 참조지연 방지장치에 관한 것이다.

일반적으로 프로세서 버스에서 발생한 요구가 캐쉬를 참조할 수 없는 상태, 즉, 캐쉬를 초기화하는 중이거나 연속적으로 캐쉬를 업데이트하고 있는 상태 일 경우 요구를 참조 가능할 때까지 계속 재시도 시킴으로소 요구처리 및 캐쉬 참조의 순차성을 보장할 수 없고 프로세서 버스 사용성을 감소 시키는 문제점이 있었다.

본 발명의 목적은 상기와 같은 종래의 문제점을 해소하기 위한 것으로, 특히, 프로세서 버스에서 발생한 요구의 주소가 캐쉬의 초기화나 업데이트로 인해 즉시 참조할 수 없을경우 임의의 오버플로우 버퍼에 저장하고, 이후 오버플로우 제어부에서 캐쉬참조가 가능한가를 캐쉬 제어부와 신호교환을 통해 확인한후 캐쉬참조가 가능한 상태가 되면 오버플로우 버퍼내에 저장된 주소를 캐쉬 제어부에 전달하여 최우선적으로 참조하도록 하여 요구가 발생한 순서대로 처리하도록 하여 빠른 참조가 이루어지도록 한 오버플로우 버퍼를 이용한 캐쉬 참조지연 방지장치를 제공하는 데 있다.

상기와 같은 목적을 달성하기 위해 본 발명 오버플로우 버퍼를 이용한 캐쉬 참조지연 방지장치는 컴퓨터 내부에서 일어나는 여러가지 작업을 수행하는 프로세서부와; 상기 프로세서부에서 요구신호를 출력할 경우 출력된 신호가 목적지에 도달할수 있도록 길을 안내하는 프로세서 버스와; 프로세서 버스에 발생된 요구신호를 랫치(LATCH)하여 주소부분만을 추출하는 버스 인터페이스와; 상기 버스 인터페이스에서 추출된 주소를 이용하여 캐쉬를 참조할수 없을때 전송된 주소를 오버플로우 버퍼에 저장할 수 있도록 제어하는 오버플로우 제어부와; 상기 오버플로우 제어부에 의해 참조신호를 저장하기도 하고 캐쉬 제어부로 전송하기도 하는 오버플로우 버퍼와; 캐쉬가 현재 어떠한 작업을 수행하고 있는지를 참고하여 진행중인 작업에 대한 내용을 버스 인터페이스와 오버플로우 제어부에 알려주는 캐쉬 제어부와; 마더보드에 장착되어 L2캐쉬(도시되지 않음)와 메인 메모리 사이에서 완충기억 장치 역활을 하는 L3캐쉬를 포함하여 구성됨을 그 기술적 구성상의 특징으로 한다.

도 1 은 본 발명 오버플로우 버퍼를 이용한 캐쉬 참조지연 방지장치의

개략적인 블럭도 이다.

<도면의 주요 부분에 대한 부호 설명>

10 : 프로세서부 20 : 프로세서 버스

30 : 버스 인터페이스 40 : 오버플로우 제어부

50 : 어버플로우 버퍼 60 : 캐쉬 제어부

70 : L3캐쉬

이하, 상기와 같이 구성된 본 발명 오버플로우 버퍼를 이용한 캐쉬 참조지연 방지장치의 기술적 사상에 따른 일 실시예를 들어, 첨부된 도면에 의거 상세히 설명하면 다음과 같다.

<실시예>

도 1 에 도시된 바와 같이, 프로세서부(10)에서는 컴퓨터 내부에서 일어나는 여러가지 작업을 수행하기 위해 요구신호를 프로세서 버스(20)로 전송하며, 프로세서 버스(20)에서는 상기 프로세서부(10)에서 요구신호를 출력할 경우 출력된 요구신호를 목적지인 버스 인터페이스(30)로 전송하며, 버스 인터페이스(30)에서는 프로세서 버스(20)에 발생된 요구신호를 랫치(LATCH)하여 주소부분만을 추출하고 이를 오버플로우 제어부(40)로 전송하며, 오버플로우 제어부(40)에서는 상기 버스 인터페이스(30)에서 추출된 주소를 이용하여 캐쉬를 참조할수 없을때 전송된 주소를 오버플로우 버퍼(50)에 저장하도록 하며, 오버플로우 버퍼(50)에서는 상기 오버플로우 제어부(40)에 의해 참조신호를 저장하기도 하고 캐쉬 제어부(60)로 전송하기도 하며, 캐쉬 제어부(60)에서는 캐쉬가 현재 어떠한 작업을 수행하고 있는지를 참고하여 진행중인 작업에 대한 내용을 버스 인터페이스(30)와 오버플로우 제어부(40)로 전송하며, L3캐쉬(70)에서는 마더보드에 장착되어 L2캐쉬(도시되지 않음)와 메인 메모리(도시되지 않음) 사이에서 완충기억 장치 역활을 하며, 상기 캐쉬 제어부(60)의 신호에 따라 참조신호를 캐쉬 제어부(60)로 전송함으로써, 본 실시예를 구성한다.

이하, 상기와 같이 구성된 본 실시예의 동작을 도면을 참조하여 상세히 설명하면 다음과 같다.

먼저, 도 1 에서 보여지는 바와 같이, 프로세서부(10)에서 요구신호를 프로세서 버스(20)에 발생시키게 되고, 상기 프로세서부(10)로부터 요구신호를 인가받은 프로세서 버스(20)는 이를 버스 인터페이스(30)로 전송하게 된다.

버스 인터페이스(30)는 프로세서 버스(20)에 발생된 요구신호를 랫치하여 주소부분만을 추출하게되고, 이때, 캐쉬 제어부(60)에서는 현재 L3캐쉬(70)가 초기화나 연속적인 업데이트(UPDATE)를 수행중이기 때문에 참조할 수 없는 상태임을 버스 인터페이스(30)와 오버플로우 제어부(40)에 알리게 된다.

상기 캐쉬 제어부(60)로부터 L3캐쉬(70)이 현재 초기화나 업데이트중이라는 신호를 인가받은 버스 인터페이스(30)는 추출한 주소를 캐쉬 제어부(60)로 전송하지 않고 오버플로우 제어부(40)로 전송하며, 상기 버스 인터페이스(30)로부터 데이타를 전송받은 오버플로우 제어부(40)는 전송된 주소를 오버플로우 버퍼(50)에 저장하게 된다.

한편, 버스 인터페이스(30)는 요구의 주소가 참조를 위해 오버플로우 버퍼(50)에 저장되었으므로 참조 중임을 프로세서부(10)로 프로세서 버스(20)를 통해 알리고 또다른 요구신호를 프로세서 버스(20)에 발생시킬 수 있음을 알리게 된다.

이때, L3캐쉬(70)의 초기화나 업데이트가 종료되면 캐쉬 제어부(60)는 캐쉬에 대한 참조가 가능함을 버스 인터페이스(30)와 오버플로우 제어부(40)에 알리게 되고, 상기 캐쉬 제어부(60)로부터 캐쉬참조가 가능함을 알게된 오버플로우 제어부(40)는 오버플로우 버퍼(50)에 저장된 주소를 캐쉬 제어부(60)로 전송하게 된다.

상기 오버플로우 버퍼(50)로부터 주소를 전송받은 캐쉬 제어부(60)는 오버플로우 버퍼(50)에서 전송된 주소를 최우선적으로 L3캐쉬(70)에 전송하여 참조되도록 하여 그 결과를 버스 인터페이스(30)로 전송하게 된다.

이는 참조 가능한 상태일때 또다른 요구에 대한 주소가 버스 인터페이스(30)를 통해 캐쉬 제어부(60)로 입력되더라도 발생한 순서대로 참조가 이루어지도록 하게 된다.

상기 캐쉬 제어부(60)로부터 참조신호를 전송받은 버스 인터페이스(30)는 프로세서 버스(20)를 통해 이를 프로세서부(10)로 전송하게 된다.

이상에서 살펴본 바와 같이, 본 발명 오버플로우 버퍼를 이용한 캐쉬 참조지연 방지장치는, 특히, 프로세서에의해 발생된 요구에 대한 캐쉬 참조가 즉시 이루어지지 않는 상태일때 재시도를 시키면 프로세서 버스의 사용성을 감소시키는 결과를 가져오게 됨으로 기존의 재시도 방식이 아닌 오버플로우 처리기법을 사용하여 일단 발생한 요구는 항상 처리될뿐 아니라 연속적인 요구를 발생시킬 수 있으므로 버스 사용성을 향상 시킬 수 있는 효과가 있는 것이다.

Claims

컴퓨터 내부에서 일어나는 여러가지 작업을 수행하는 프로세서부와; 상기 프로세서부에서 요구신호를 출력할 경우 출력된 신호가 목적지에 도달할수 있도록 길을 안내하는 프로세서 버스와; 프로세서 버스에 발생된 요구신호를 랫치(LATCH)하여 주소부분만을 추출하는 버스 인터페이스와; 상기 버스 인터페이스에서 추출된 주소를 이용하여 캐쉬를 참조할수 없을때 전송된 주소를 오버플로우 버퍼에 저장할 수 있도록 제어하는 오버플로우 제어부와; 상기 오버플로우 제어부에 의해 참조신호를 저장하기도 하고 캐쉬 제어부로 전송하기도 하는 오버플로우 버퍼와; 캐쉬가 현재 어떠한 작업을 수행하고 있는지를 참고하여 진행중인 작업에 대한 내용을 버스 인터페이스와 오버플로우 제어부에 알려주는 캐쉬 제어부와; 마더보드에 장착되어 L2캐쉬(도시되지 않음)와 메인 메모리 사이에서 완충기억 장치 역활을 하는 L3캐쉬를 포함하여 구성됨을 특징으로 하는 오버플로우 버퍼를 이용한 캐쉬 참조지연 방지장치.
제 1 항에 있어서, 상기 캐쉬 제어부는 캐쉬의 전반적인 상황을 항시 감시하여 상기 캐쉬의 상태에 따라 캐쉬를 참조할수 있는지에 대한 유무를 버스 인터페이스와 오버플로우 제어부로 전송함을 특징으로 하는 오버플로우 버퍼를 이용한 캐쉬 참조지연 방지장치.