KR19990069270A

KR19990069270A - Metal wiring formation method of semiconductor device

Info

Publication number: KR19990069270A
Application number: KR1019980003406A
Authority: KR
Inventors: 최익준
Original assignee: 구본준; 엘지반도체 주식회사
Priority date: 1998-02-06
Filing date: 1998-02-06
Publication date: 1999-09-06

Abstract

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 종래 반도체 소자의 금속배선 형성방법은 금속배선을 형성한 후, 그 상부에 스핀 온 글래스를 증착 및 에치백함으로써, 공정단계가 복잡하고, 이에 따른 제조비용의 증가 및 수율이 감소하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 반도체 소자가 형성된 기판의 상부에 증착한 평탄화막의 상부에 절연층을 증착하고 증착하고 패턴을 형성하여 상기 평탄화막 상부에 금속배선이 형성될 위치를 지정하는 금속배선 위치지정단계와; 상기 패턴이 형성된 절연층의 상부에 금속을 증착하고 에치백하여 금속배선을 형성함과 아울러 평탄화하는 금속배선 형성 및 평탄화단계와; 상기 형성된 금속배선의 상부일부에 선택적으로 접속되는 텅스텐 플러그를 형성하는 텅스텐 플러그 형성단계를 포함하여 금속배선이 형성될 위치를 절연막을 사용하며 설정하고, 그 설정된 위치에 금속배선을 형성함과 동시에 그 상부를 평탄화 함으로써, 스핀 온 글래스의 증착 및 에치백공정을 생략하여 공정단계를 단순화하며, 이와 같은 공정의 단순화로 인해 제조비용을 절감하고, 수율을 향상시키는 효과가 있다.The present invention relates to a method of forming a metal wiring of a semiconductor device, the conventional method of forming a metal wiring of a semiconductor device by forming a metal wiring, by depositing and etching back on the spin on the glass, the process step is complicated, There was a problem in that the increase in manufacturing cost and yield is reduced. In view of the above problems, the present invention provides a metal wiring position for designating a position where a metal wiring is to be formed on top of the planarization film by depositing and depositing an insulating layer on top of the planarization film deposited on the substrate on which the semiconductor device is formed. Designation step; Forming and planarizing metal wires by depositing and etching back metal on the insulating layer on which the pattern is formed to form metal wires and planarizing them; A tungsten plug forming step of forming a tungsten plug selectively connected to an upper portion of the formed metal wiring, and using the insulating film to set the position where the metal wiring is to be formed, and simultaneously forming the metal wiring at the set position. By planarizing the upper part, the process steps are simplified by eliminating the deposition and etch back process of the spin on glass, and the manufacturing cost is reduced and the yield is improved due to the simplified process.

Description

Metal wiring formation method of semiconductor device

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히 스핀 온 글래스(SOG)공정을 생략하여 공정단계를 단순화하고, 제조비용을 절감하는데 적당하도록 한 반도체 소자의 금속배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wiring in a semiconductor device, and more particularly, to a method for forming metal wiring in a semiconductor device, which is suitable for simplifying the process step and reducing manufacturing cost by omitting a spin on glass (SOG) process.

일반적으로, 반도체 제조공정에서 금속배선 형성단계는 특정 소자가 형성된 기판의 상부에 평탄화막을 증착하고, 그 평탄화막에 콘택홀을 형성하여 상기 특정 소자의 일부를 노출시킨 후, 그 콘택홀과 평탄화막의 상부에 금속을 증착하고 패터닝한 다음, 다시 절연층인 평탄화막을 상기 금속의 패턴화로 형성된 금속배선과 평탄화막의 상부에 증착하며, 그 금속배선에 외부의 신호인가를 위한 플러그를 형성하였다. 이와 같은 금속배선 공정에서는 금속의 증착전 그 하부의 막을 평탄화하는 것이 중요하다. 이는 하부 막에 단차가 심한 경우에는 금속배선이 단선되거나, 신호 전달특성이 열화되기 때문이며, 종래 금속배선 형성방법에서 막의 평탄화 방법으로는 산화막의 일종인 스핀 온 글래스(SOG)를 증착하고, 막의 전체를 위로부터 일정한 양만큼 식각하는 에치백(ETCH BACK)을 실시하여 상기 스핀 온 글래스를 평탄화하였으며, 이와 같은 종래 반도체 소자의 금속배선 형성방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Generally, in the semiconductor manufacturing process, the metallization forming step includes depositing a planarization layer on the substrate on which the specific element is formed, forming a contact hole in the planarization layer to expose a portion of the specific element, and then forming the contact hole and the planarization layer. After depositing and patterning a metal on top, a planarization film, which is an insulating layer, was further deposited on top of the metal wiring and the planarization film formed by patterning the metal, and a plug for external signal application was formed on the metal wiring. In such a metallization process, it is important to planarize the film below the metal before deposition. This is because when the step is severe in the lower layer, the metal wiring is disconnected or the signal transmission characteristic is degraded. In the conventional metal wiring forming method, the planarization method of the film is deposited with spin on glass (SOG), which is a kind of oxide film, and the entire film. The spin-on glass was flattened by etching back from the top by a certain amount, and the method of forming metal wirings of the conventional semiconductor device will be described in detail with reference to the accompanying drawings.

도1a 내지 도1g는 종래 반도체 소자의 금속배선 제조공정 수순단면도로서, 이에 도시한 바와 같이 반도체 소자가 형성된 기판(1)의 상부전면에 그 상부가 평탄한 절연층(2)을 형성하고, 그 절연층(2)의 상부에 콘택홀(도면미도시)을 형성한 다음, 상기 절연층(2)의 상부와 콘택홀 내부에 스퍼터링법으로 금속층(3)을 형성하는 단계(도1a)와; 상기 금속층(3)의 상부에 포토레지스트(P/R1)를 도포하고 패턴을 형성한 다음, 그 패턴이 형성된 포토레지스트(P/R1)를 식각 마스크로 하는 식각공정으로 상기 금속층(3)의 일부를 제거하여 금속배선 패턴을 형성하는 단계(도1b)와; 상기 포토레지스트(P/R1)를 제거하고, 상기 패턴이 형성된 금속층(3)과 절연층(2)의 상부전면에 제 1테트라 에틸 올소실리캐이트(TETRA ETHYL ORTHOSILICATE, 이하 TEOS)막(4)을 증착하는 단계(도1c)와; 상기 제 1TEOS막(4)의 상부전면에 두꺼운 스핀 온 글래스(5)를 증착하는 단계(도1d)와; 상기 스핀 온 글래스(5)를 에치백하여 상기 금속층(3)의 상부전면을 노출시키는 단계(도1e)와; 상기 에치백으로 노출된 금속층(3)과 제 1TEOS막(4) 및 스핀 온 글래스(5)의 상부에 제 2TEOS막(6)을 증착하고, 그 제 2TEOS막(6)의 상부에 포토레지스트(P/R2)를 도포 및 패턴을 형성한 다음, 그 패턴이 형성된 포토레지스트(P/R2)를 식각 마스크로 하여 상기 제 2TEOS막(6)에 상기 금속층(3)의 일부를 노출시키는 콘택홀을 형성하는 단계(도1f)와; 상기 형성된 콘택홀의 내부와 포토레지스트(P/R2)의 상부에 텅스텐을 증착한 다음 에치백하여 상기 콘택홀을 통해 금속층(3)에 연결되는 텅스텐 플러그(7)를 형성하는 단계(도1g)로 이루어진다.1A to 1G are cross-sectional views illustrating a process of manufacturing a metal wiring of a conventional semiconductor device. As shown in FIG. Forming a contact hole (not shown) on top of the layer (2), and then forming a metal layer (3) by sputtering on the top of the insulating layer (2) and inside the contact hole (FIG. 1A); After the photoresist P / R1 is coated on the metal layer 3 to form a pattern, a portion of the metal layer 3 is subjected to an etching process using the photoresist P / R1 on which the pattern is formed as an etching mask. Removing and forming a metallization pattern (FIG. 1B); The photoresist (P / R1) is removed, and a first tetra ethyl allosilicate (TEOS) film 4 is formed on the upper surface of the metal layer 3 and the insulating layer 2 on which the pattern is formed. Depositing (FIG. 1C); Depositing a thick spin on glass (5) on the upper surface of the first TEOS film (4); Etching back the spin-on glass (5) to expose the upper front surface of the metal layer (3); A second TEOS film 6 is deposited on the metal layer 3, the first TEOS film 4, and the spin-on glass 5 exposed by the etch back, and a photoresist is formed on the second TEOS film 6. After applying P / R2 and forming a pattern, a contact hole for exposing a part of the metal layer 3 to the second TEOS film 6 using the photoresist P / R2 on which the pattern is formed as an etch mask is formed. Forming step (FIG. 1F); Depositing tungsten on the inside of the formed contact hole and the upper portion of the photoresist (P / R2) and then etching back to form a tungsten plug 7 connected to the metal layer 3 through the contact hole (FIG. 1G). Is done.

이하, 상기와 같은 종래 반도체 소자의 금속배선 형성방법을 좀 더 상세히 설명한다.Hereinafter, the metal wiring forming method of the conventional semiconductor device as described above will be described in more detail.

먼저, 도1a에 도시한 바와 같이 특정 반도체 소자가 제조된 기판(1)의 상부에 절연층(2)을 증착한다. 이때 증착하는 절연층(2)은 그 상부를 평탄화하여 금속이 증착될 때 절연층(2)의 단차에 의한 단선을 방지한다.First, as shown in FIG. 1A, an insulating layer 2 is deposited on the substrate 1 on which a specific semiconductor device is manufactured. At this time, the insulating layer 2 to be deposited is planarized to prevent disconnection due to the step difference of the insulating layer 2 when metal is deposited.

그리고, 상기 절연층(2)에 콘택홀을 형성하여 상기 기판(1)에 형성한 반도체 소자의 특정 영역을 노출시킨다. 이와 같은 콘택홀은 반도체 소자에 전압 및 신호의 인가와 출력을 위한 것이며, 도면상에는 절연층(2)의 상부에 형성되어 콘택홀간을 연결하는 금속배선의 단면만을 보인 것이다. 이와 같이 형성한 콘택홀과 절연층(2)의 상부전면에 금속을 증착하여 금속층(3)을 형성한다.A contact hole is formed in the insulating layer 2 to expose a specific region of the semiconductor device formed in the substrate 1. Such a contact hole is for applying and outputting a voltage and a signal to a semiconductor device, and in the drawing, only the cross section of the metal wiring formed on the insulating layer 2 and connecting the contact holes is shown. The metal layer 3 is formed by depositing metal on the upper surface of the contact hole and the insulating layer 2 formed as described above.

그 다음, 도1b에 도시한 바와 같이 상기 금속층(3)의 상부에 포토레지스트(P/R1)를 도포하고, 노광 및 현상하여 특정한 금속배선 패턴을 형성하고, 그 패턴이 형성된 포토레지스트(P/R1)를 식각마스크로 사용하는 식각공정으로 상기 금속층(3)의 일부를 제거하여 금속배선을 형성한다.Next, as shown in FIG. 1B, photoresist P / R1 is applied on the metal layer 3, exposed and developed to form a specific metallization pattern, and the photoresist P / having the pattern formed thereon. In the etching process using R1) as an etching mask, a part of the metal layer 3 is removed to form metal wiring.

그 다음, 도1c에 도시한 바와 같이 상기 패턴이 형성된 금속층(3)의 전면과 상기 금속층(3)의 식각으로 노출된 절연층(2)의 상부전면에 제 1TEOS막(4)을 증착한다. 이때 사용하는 제 1TEOS막(4)은 산화막의 일종으로 높은 증착속도를 갖는 특징이 있다.Next, as shown in FIG. 1C, a first TEOS film 4 is deposited on the entire surface of the metal layer 3 on which the pattern is formed and on the upper surface of the insulating layer 2 exposed by etching the metal layer 3. The first TEOS film 4 used at this time is a kind of oxide film and has a high deposition rate.

그 다음, 도1d에 도시한 바와 같이 상기 증착된 제 1TEOS막(4)의 상부에 스핀 온 글래스(5)를 코팅한다.Next, as shown in FIG. 1D, the spin-on glass 5 is coated on the deposited first TEOS film 4.

그 다음, 도1e에 도시한 바와 같이 상기 증착된 스핀 온 글래스(5)의 상부부터 에치백을 실시하여, 상기 제 1TEOS막(4)의 일부를 에치백함으로써 상기 패턴이 형성된 금속층(3)을 노출시킨다.Next, as shown in FIG. 1E, the metal layer 3 having the pattern is formed by etching back from the top of the deposited spin-on glass 5 to etch back a part of the first TEOS film 4. Expose

그 다음, 도1f에 도시한 바와 같이 상기 노출된 금속층(3)과 그 측면부에서 각각의 상부가 금속층(3)의 상부와 동일한 평면에 위치하는 제 1TEOS막(4)과 스핀 온 글래스(5)의 상부에 제 2TEOS막(6)을 증착한다.Next, as shown in FIG. 1F, the first TEOS film 4 and the spin-on glass 5 having their respective upper portions on the exposed metal layer 3 and the side portions thereof are in the same plane as the upper portion of the metal layer 3. The second TEOS film 6 is deposited on top of it.

그리고, 그 제 2TEOS막(6)의 상부에 포토레지스트(P/R2)를 도포하고, 노광 및 현상공정으로 특정 패턴을 형성하고, 그 패턴이 형성된 포토레지스트(P/R2)를 식각 마스크로 하는 식각공정으로 상기 제 2TEOS막(6)에 콘택홀을 형성하여 상기 패턴이 형성된 금속층(3)의 일부를 노출시킨다.Then, photoresist P / R2 is applied over the second TEOS film 6, a specific pattern is formed by an exposure and development process, and the photoresist P / R2 on which the pattern is formed is used as an etching mask. The etching process forms a contact hole in the second TEOS layer 6 to expose a portion of the metal layer 3 on which the pattern is formed.

그 다음, 도1g에 도시한 바와 같이 상기 제 2TEOS막(6)에 형성한 콘택홀의 내부에 텅스텐을 증착하고, 에치백공정을 실시하여 포토레지스트(P/R2)와 그 포토레지스트(P/R2)의 상부에 증착되는 텅스텐을 제거하여 텅스텐 플러그(7)를 형성한다. 이와 같이 형성한 텅스텐 플러그(7)는 칩의 제조시 칩외부의 패드와 전기적으로 연결된다.Then, as shown in FIG. 1G, tungsten is deposited inside the contact hole formed in the second TEOS film 6, and an etch back process is performed to form the photoresist P / R2 and the photoresist P / R2. The tungsten deposited on top of the N) is removed to form a tungsten plug 7. The tungsten plug 7 formed as described above is electrically connected to a pad outside the chip during manufacture of the chip.

상기한 바와 같이 종래 반도체 소자의 금속배선 형성방법은 금속배선을 형성한 후, 그 상부에 스핀 온 글래스를 증착 및 에치백함으로써, 공정단계가 복잡하고, 이에 따른 제조비용의 증가 및 수율이 감소하는 문제점이 있었다.As described above, in the method of forming metal wirings of the conventional semiconductor device, after forming the metal wirings, the spin-on glass is deposited and etched back thereon, whereby the process steps are complicated, thereby increasing manufacturing costs and decreasing yield. There was a problem.

이와 같은 문제점을 감안한 본 발명은 공정단계를 단순화할 수 있는 반도체 소자의 금속배선 형성방법을 제공함에 그 목적이 있다.It is an object of the present invention to provide a method for forming a metal wiring of a semiconductor device which can simplify the process steps.

도1a 내지 도1g는 종래 반도체 소자의 금속배선 제조공정 수순단면도.1A to 1G are cross-sectional views of a metallization manufacturing process of a conventional semiconductor device.

도2a 내지 도2f는 본 발명 반도체 소자의 금속배선 제조공정 수순단면도.2A to 2F are cross-sectional views of a metallization manufacturing process of the semiconductor device according to the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

1:기판 2:절연층1: substrate 2: insulation layer

3:금속층 4,6:제 1, 제 2TEOS막3: metal layer 4, 6: first and second TEOS films

7:텅스텐 플러그7: tungsten plug

상기와 같은 목적은 반도체 소자가 형성된 기판의 상부에 증착한 평탄화막의 상부에 절연층을 증착하고 증착하고 패턴을 형성하여 상기 평탄화막 상부에 금속배선이 형성될 위치를 지정하는 금속배선 위치지정단계와; 상기 패턴이 형성된 절연층의 상부에 금속을 증착하고 에치백하여 금속배선을 형성함과 아울러 평탄화하는 금속배선 형성 및 평탄화단계와; 상기 형성된 금속배선의 상부일부에 선택적으로 접속되는 텅스텐 플러그를 형성하는 텅스텐 플러그 형성단계로 구성하여 금속배선의 형성과 동시에 그 상부를 평탄화하여 스핀 온 글래스의 증착 및 에치백의 공정을 생략함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is a metal wiring positioning step of designating the position where the metal wiring is formed on the planarization film by depositing and depositing an insulating layer on top of the planarization film deposited on the substrate on which the semiconductor device is formed; ; Forming and planarizing metal wires by depositing and etching back metal on the insulating layer on which the pattern is formed to form metal wires and planarizing them; It is achieved by forming a tungsten plug forming step of forming a tungsten plug selectively connected to an upper portion of the formed metal wiring to planarize the top of the metal wiring simultaneously with the formation of the tungsten plug to omit the process of depositing spin-on glass and etching back. When described in detail with reference to the accompanying drawings, the present invention as follows.

도2a 내지 도2f는 본 발명 반도체 소자의 금속배선 제조공정 수순단면도로서, 이에 도시한 바와 같이 반도체 소자가 형성된 기판(1)의 상부에 절연층(2)을 증착하고, 그 절연층(2)의 상부에 제 1TEOS막(4)을 증착하는 단계(도2a)와; 상기 제 1TEOS막(4)의 상부에 포토레지스트(P/R1)를 도포하고 패턴을 형성한 후, 그 패턴이 형성된 포토레지스트(P/R1)를 식각 마스크로 하는 식각공정으로 제 1TEOS막(4)을 식각하여 상기 절연층(2)의 일부를 노출시키는 단계(도2b)와; 상기 포토레지스트(P/R1)를 제거하고, 상기 노출된 절연층(2)과 제 1TEOS막(4)의 상부에 금속을 증착하고, 에치백하여 상기 제 1TEOS막(4)에 형성한 콘택홀에 금속층(3)을 남겨 금속배선을 형성하는 단계(도2c)와; 상기 금속층(3)과 제 1TEOS막(4)의 상부에 제 2TEOS막(6)을 증착하는 단계(도2d)와; 상기 제 2TEOS막(6)의 상부에 포토레지스트(P/R2)를 도포하고, 노광 및 현상하여 패턴을 형성한 후, 그 패턴이 형성된 포토레지스트(P/R2)를 식각 마스크로 하는 식각공정으로 상기 제 2TEOS막(6)에 콘택홀을 형성하여 상기 금속층(3)의 일부를 노출시키는 단계(도2e)와; 상기 제 2TEOS막(6)에 형성한 콘택홀에 텅스텐을 증착하고, 에치백하여 텅스텐 플러그(7)를 형성하는 단계(도2f)로 이루어진다.2A to 2F are cross-sectional views of a process for manufacturing a metal wiring of the semiconductor device according to the present invention. As shown therein, an insulating layer 2 is deposited on the substrate 1 on which the semiconductor element is formed, and the insulating layer 2 is formed. Depositing a first TEOS film 4 on top of it (FIG. 2A); After the photoresist P / R1 is coated on the first TEOS film 4 and a pattern is formed, the first TEOS film 4 is subjected to an etching process using the photoresist P / R1 on which the pattern is formed as an etching mask. Etching) exposing a portion of the insulating layer (2) (Fig. 2b); A contact hole formed in the first TEOS layer 4 by removing the photoresist P / R1 and depositing a metal on the exposed insulating layer 2 and the first TEOS layer 4. Forming a metal wiring by leaving a metal layer 3 on the substrate (FIG. 2C); Depositing a second TEOS film (6) on top of the metal layer (3) and the first TEOS film (4); After the photoresist P / R2 is applied on the second TEOS film 6, the photoresist is exposed and developed to form a pattern, and then the photoresist P / R2 having the pattern is used as an etching mask. Forming a contact hole in the second TEOS film 6 to expose a portion of the metal layer 3 (FIG. 2E); Tungsten is deposited and etched back into the contact hole formed in the second TEOS film 6 to form a tungsten plug 7 (FIG. 2F).

이하, 상기와 같은 본 발명 반도체 소자의 금속배선 형성방법을 좀 더 상세히 설명한다.Hereinafter, the metal wiring forming method of the semiconductor device of the present invention as described above will be described in more detail.

먼저, 도2a에 도시한 바와 같이 반도체 소자가 형성된 기판(1)의 상부에 절연층(2)을 증착하고, 그 절연층(2)의 상부전면에 제 1TEOS막(4)을 증착한다.First, as shown in FIG. 2A, the insulating layer 2 is deposited on the substrate 1 on which the semiconductor element is formed, and the first TEOS film 4 is deposited on the upper surface of the insulating layer 2.

그 다음, 도2b에 도시한 바와 같이 상기 제 1TEOS막(4)의 상부전면에 포토레지스트(P/R1)를 도포하고, 노광 및 현상하여 금속배선을 형성할 위치가 현상되는 패턴을 형성한다. 그리고, 상기 패턴이 형성된 포토레지스트(P/R1)를 식각 마스크로 사용하는 식각공정으로 상기 증착된 제 1TEOS막(4)의 일부를 식각하여 그 하부의 절연층(2) 일부를 노출시킨다.Next, as shown in FIG. 2B, a photoresist P / R1 is applied to the upper surface of the first TEOS film 4, and exposed and developed to form a pattern in which a position for forming metal wiring is developed. In the etching process using the photoresist P / R1 having the pattern as an etching mask, a part of the deposited first TEOS film 4 is etched to expose a portion of the insulating layer 2 below.

그 다음, 도2c에 도시한 바와 같이 상기 포토레지스트(P/R1)를 제거하고, 상기 노출된 절연층(2)과 제 1TEOS막(4)의 상부에 금속을 증착하고, 에치백한다.Next, as shown in FIG. 2C, the photoresist P / R1 is removed, and a metal is deposited and etched back on the exposed insulating layer 2 and the first TEOS film 4.

이때, 절연층(2)에는 콘택홀을 먼저 형성하여 상기 기판(1)에 형성한 반도체 소자의 특정영역을 노출시킨 후, 금속증착공정을 실시한다.In this case, a contact hole is first formed in the insulating layer 2 to expose a specific region of the semiconductor element formed in the substrate 1, and then a metal deposition process is performed.

그 다음, 상기 금속을 증착한 후, 에치백을 실시하여 상기 패턴이 형성된 제 1TEOS막(4)의 상부를 노출시킨다. 이에 따라 상기 제 1TEOS막(4)의 사이에 위치하며, 그 표면이 제 1TEOS막(4)의 표면과 동일 평면상에 위치하는 금속배선인 금속층(3)을 얻게된다.After depositing the metal, an etch back is performed to expose the upper portion of the first TEOS film 4 on which the pattern is formed. As a result, a metal layer 3 which is located between the first TEOS film 4 and whose surface is coplanar with the surface of the first TEOS film 4 is obtained.

그 다음, 도2d에 도시한 바와 같이 상기 제 1TEOS막(4)과 금속층(3)의 상부전면에 제 2TEOS막(6)을 증착한다.Next, as shown in FIG. 2D, a second TEOS film 6 is deposited on the upper surfaces of the first TEOS film 4 and the metal layer 3.

그 다음, 도2e에 도시한 바와 같이 상기 제 2TEOS막(6)의 상부전면에 포토레지스트(P/R2)를 도포하고, 노광 및 현상하여 패턴을 형성한 다음, 그 패턴이 형성된 포토레지스트(P/R2)를 식각 마스크로 사용하는 식각공정을 통해 상기 제 2TEOS막(6)에 콘택홀을 형성하여 상기 금속층(3)의 일부를 노출시킨다.Next, as shown in FIG. 2E, a photoresist P / R2 is coated on the upper surface of the second TEOS film 6, exposed and developed to form a pattern, and then the photoresist P having the pattern is formed. / R2 is used as an etching mask to form a contact hole in the second TEOS layer 6 to expose a portion of the metal layer 3.

그 다음, 도2f에 도시한 바와 같이 상기 제 2TEOS막(6)에 형성한 콘택홀과 포토레지스트(P/R2)의 상부전면에 텅스텐을 증착하고, 그 포토레지스트(P/R2)의 상부에 증착된 텅스텐과 포토레지스트(P/R2)를 에치백하여 상기 제 2TEOS막(6)의 콘택홀에 텅스텐 플러그(7)를 형성하여 제조공정을 완료하게 된다.Then, as shown in FIG. 2F, tungsten is deposited on the contact hole and the upper surface of the photoresist P / R2 formed in the second TEOS film 6, and on the photoresist P / R2. The deposited tungsten and photoresist (P / R2) are etched back to form a tungsten plug 7 in the contact hole of the second TEOS film 6 to complete the manufacturing process.

상기한 바와 같이 본 발명은 금속배선이 형성될 위치를 절연막을 사용하며 설정하고, 그 설정된 위치에 금속배선을 형성함과 동시에 그 상부를 평탄화 함으로써, 스핀 온 글래스의 증착 및 에치백공정을 생략하여 공정단계를 단순화하며, 이와 같은 공정의 단순화로 인해 제조비용을 절감하고, 수율을 향상시키는 효과가 있다.As described above, the present invention sets the position where the metal wiring is to be formed using an insulating film, forms the metal wiring at the set position, and simultaneously flattens the upper portion thereof, thereby eliminating the deposition and etch back process of the spin-on glass. It simplifies the process step, and the simplification of the process has the effect of reducing the manufacturing cost, improving the yield.

Claims

A metal wiring positioning step of designating a position at which the metal wiring is to be formed on the planarization film by depositing and depositing an insulating layer on the planarization film deposited on the substrate on which the semiconductor element is formed; Forming and planarizing metal wires by depositing and etching back metal on the insulating layer on which the pattern is formed to form metal wires and planarizing them; And a tungsten plug forming step of forming a tungsten plug selectively connected to an upper portion of the formed metal wiring.

The method of claim 1, wherein the insulating layer is formed by depositing tetraethyl oligosilicate (TETRA ETHYL ORTHOSILICATE) having excellent deposition rate.

The method of claim 1, wherein the positioning of the metal lines comprises: an insulating layer deposition step of depositing an insulating layer on an upper surface of the planarization film; A photoresist pattern forming step of applying a photoresist on the insulating layer, and then exposing and developing the pattern to form a pattern; And forming a portion of the planarization layer by etching a portion of the insulating layer by an etching process using the photoresist having the pattern as an etching mask.