KR19990069092A - Heterojunction bipolar transistor and method of manufacturing the same - Google Patents
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Abstract
본 발명은 HBT의 속도를 향상시키는 HBT 및 그의 제조 방법에 관한 것으로, 반도체 기판 상에 n+형 제 1 콜렉터층 및 n-형 제 2 콜렉터층, n-형 제 3 콜렉터층, n-형 제 4 콜렉터층, n-형 제 5 콜렉터층, 베이스층, 에미터층, 그리고 에미터 전극을 순차적으로 형성한다. 상기 에미터층 양측의 상기 베이스층 상에 베이스 전극을 형성한다. 상기 에미터 전극 및 베이스 전극의 양측벽에 제 1 절연 스페이서를 형성한다. 상기 베이스 전극의 각 일측의 베이스층 및 제 5 콜렉터층을 상기 제 4 콜렉터층을 식각 정지층으로 사용하여 식각 하여 패터닝 한다. 상기 제 5 콜렉터층 양측의 제 4 콜렉터층을 제거한다. 상기 제 4 콜렉터층 양측의 제 3 콜렉터층을 상기 제 4 콜렉터층에 대해 언더 컷 프로파일을 갖도록 식각 한다. 상기 제 3 콜렉터층의 양측의 포함하여 상기 언더 컷 부위의 내벽에 제 2 절연 스페이서를 형성한다. 상기 에미터 전극을 포함하여 상기 에미터 전극 양측의 베이스 전극의 일부가 가려지도록 포토레지스트막 패턴을 형성한 후, 이를 마스크로 사용하여 반도체 기판 전면에 콜렉터 전극층을 형성한다. 상기 콜렉터 전극층의 형성으로 상기 n-형 제 2 콜렉터층 상에 콜렉터 전극이 자기 정렬로 형성된다. 이와 같은 반도체 장치 및 그의 제조 방법에 의해서, 베이스-콜렉터간 접합 면적을 감소시킴으로써 베이스-콜렉터의 기생 캐패시턴스를 감소시킬 수 있고, 콜렉터 전극 형성시 콜렉터 전극층을 베이스 전극 상에 오버랩 시킴으로써 베이스 저항을 감소시킬 수 있으며, 이로써 HBT의 속도를 향상시킬 수 있다. 또한, 콜렉터 전극을 자기 정렬로 형성시킬 수 있다.The present invention relates to an HBT that improves the speed of the HBT and a method of manufacturing the same, wherein the n + type first collector layer and the n-type second collector layer, the n-type third collector layer, and the n-type fourth on the semiconductor substrate The collector layer, the n-type fifth collector layer, the base layer, the emitter layer, and the emitter electrode are sequentially formed. Base electrodes are formed on the base layers on both sides of the emitter layer. First insulating spacers are formed on both sidewalls of the emitter electrode and the base electrode. The base layer and the fifth collector layer on each side of the base electrode are etched and patterned using the fourth collector layer as an etch stop layer. The fourth collector layers on both sides of the fifth collector layer are removed. The third collector layers on both sides of the fourth collector layer are etched to have an under cut profile with respect to the fourth collector layer. Second insulating spacers are formed on inner walls of the undercut portions, including both sides of the third collector layer. The photoresist film pattern is formed to cover a portion of the base electrodes on both sides of the emitter electrode including the emitter electrode, and then, as a mask, a collector electrode layer is formed on the entire surface of the semiconductor substrate. The formation of the collector electrode layer forms a collector electrode on the n-type second collector layer in self alignment. With such a semiconductor device and its manufacturing method, the parasitic capacitance of the base-collector can be reduced by reducing the junction area between the base and the collector, and the base resistance can be reduced by overlapping the collector electrode layer on the base electrode when forming the collector electrode. This can improve the speed of the HBT. In addition, the collector electrode can be formed by self alignment.
Description
본 발명은 이종 접합 바이폴라 트랜지스터(Heterojunction Bipolar Transistor; 이하 'HBT'라 함) 및 그의 제조 방법에 관한 것으로, 좀 더 구체적으로는 마이크로파 응용(micro-wave application)에 적합한 미래의 통신용 소자(device)인 이종 접합 바이폴라 트랜지스터에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to heterojunction bipolar transistors (hereinafter referred to as 'HBT') and a method of manufacturing the same. More specifically, the present invention relates to a future communication device suitable for microwave applications. A heterojunction bipolar transistor.
AlGaAs/GaAs HBT는 고속(high speed), 고 파우어 밀도(high power density), 선형성(linearity), 그리고 낮은 1/f 노이즈(low 1/f noise) 등의 장점을 갖는다.AlGaAs / GaAs HBTs have advantages such as high speed, high power density, linearity, and low 1 / f noise.
고속 HBT 형성을 위해서는 베이스 저항(base resistance)과 베이스-콜렉터(base-collector)간의 캐패시턴스(capacitance)를 감소시키는 것이 요구된다.For high speed HBT formation, it is required to reduce the capacitance between the base resistance and the base-collector.
도 1은 종래의 HBT의 구조를 보여주는 단면도이고, 도 2는 도 1의 HBT층의 구성을 보여주는 단면도이다.1 is a cross-sectional view showing the structure of a conventional HBT, Figure 2 is a cross-sectional view showing the configuration of the HBT layer of FIG.
도 1을 참조하면, 종래의 베이스 금속 자기 정렬 HBT는, 제 1 콜렉터층(2)과, 제 2 콜렉터층(4)과, 베이스층(6)과, 에미터층(8)과, 콜렉터 전극(10)과, 베이스 전극(12)과, 에미터 전극(14)을 포함한다.Referring to FIG. 1, a conventional base metal self-aligned HBT includes a first collector layer 2, a second collector layer 4, a base layer 6, an emitter layer 8, and a collector electrode ( 10), a base electrode 12, and an emitter electrode 14 are included.
상기 제 1 및 제 2 콜렉터층(2, 4), 베이스층(6), 그리고 에미터층(8)은 순차적으로 적층되어 있다. 상기 제 2 콜렉터층(4) 및 베이스층(6)은 상기 제 1 콜렉터층(2) 보다 상대적으로 좁은 폭을 갖도록 형성되어 있다. 상기 에미터층(8)은 상기 베이스층(6) 보다 상대적으로 좁은 폭을 갖도록 형성되어 있다.The first and second collector layers 2, 4, the base layer 6, and the emitter layer 8 are sequentially stacked. The second collector layer 4 and the base layer 6 are formed to have a relatively narrower width than the first collector layer 2. The emitter layer 8 is formed to have a relatively narrower width than the base layer 6.
좀 더 구체적으로, 도 2에 있어서, 상기 제 1 콜렉터층(2)은 n+형 GaAs 물질층이고, 상기 제 2 콜렉터층(4)은 n-형 GaAs 물질층이며, 상기 베이스층(6)은 p+형 GaAs 물질층이다. 상기 에미터층(8)은 예를 들어, n-형 AlGaAs 물질층(8a)과, n-형 GaAs 물질층(8b)과, n+형 InGaAs 물질층(8c)이 순차적으로 적층된 다층막이다.More specifically, in FIG. 2, the first collector layer 2 is an n + type GaAs material layer, the second collector layer 4 is an n− type GaAs material layer, and the base layer 6 is p + type GaAs material layer. The emitter layer 8 is, for example, a multilayer film in which an n-type AlGaAs material layer 8a, an n-type GaAs material layer 8b, and an n + type InGaAs material layer 8c are sequentially stacked.
상기 콜렉터 전극(10)은 상기 제 2 콜렉터층(4) 양측의 상기 제 1 콜렉터층(4) 상에 제 1 콜렉터층(2)과 전기적으로 접속되도록 형성되어 있다. 상기 베이스 전극(12)은 상기 에미터층(8) 양측의 상기 베이스층(6) 상에 베이스층(6)과 전기적으로 접속되도록 형성되어 있다. 상기 에미터 전극(14)은 상기 에미터층(8) 상에 에미터층(8)과 전기적으로 접속되도록 형성되어 있다. D1은 콜렉터의 디플리션 폭을 나타낸다.The collector electrode 10 is formed to be electrically connected to the first collector layer 2 on the first collector layer 4 on both sides of the second collector layer 4. The base electrode 12 is formed on the base layer 6 on both sides of the emitter layer 8 so as to be electrically connected to the base layer 6. The emitter electrode 14 is formed on the emitter layer 8 so as to be electrically connected to the emitter layer 8. D1 represents the deflation width of the collector.
상술한 바와 같은 HBT 소자가 갖는 문제점은 다음과 같다.Problems of the HBT element as described above are as follows.
첫째, 베이스-콜렉터간의 캐패시턴스에 문제점을 갖는다. 종래 HBT 소자는 HBT 전류가 상기 에미터층(8)에 의해 정의되어 제 2 콜렉터층(4)의 참조 번호 16의 영역으로는 전류가 흐르지 않는다. 상기 영역(16)은 베이스-콜렉터 접합영역 역할을 하여 기생 캐패시턴스(parasitic capacitance)를 형성한다. 이러한 기생 캐패시턴스는 HBT의 속도를 감소시킨다.First, there is a problem in capacitance between the base and the collector. In the conventional HBT element, the HBT current is defined by the emitter layer 8 so that no current flows in the region of reference numeral 16 of the second collector layer 4. The region 16 serves as a base-collector junction region to form parasitic capacitance. This parasitic capacitance reduces the speed of the HBT.
상기 기생 캐패시턴스를 줄이기 위한 방법으로서, 격리 이온주입(isolation implantation) 방법 및 콜렉터 습식식각(collector wet etching) 방법이 소개된 바 있다.As a method for reducing the parasitic capacitance, an isolation implantation method and a collector wet etching method have been introduced.
그러나, 상기 격리 이온주입 방법은 불순물 이온이 베이스층(6)을 지나게 되므로 베이스 면저항(sheet resistance)을 증가시키는 문제점을 갖는다. 상기 습식식각 방법은 공정의 재현성에 문제점을 갖는다.However, the isolation ion implantation method has a problem of increasing base sheet resistance since impurity ions pass through the base layer 6. The wet etching method has a problem in reproducibility of the process.
둘째, 콜렉터 식각시 문제점을 갖는다. 상기 종래 HBT 소자는 상기 제 2 콜렉터층(4)을 습식식각 하여 형성하게 된다. 즉, 포토레지스트막으로 에미터와 베이스를 마스킹(masking)한 후, H2SO4등의 습식 용액을 사용하여 식각 공정을 수행한다. 이것은 상기 제 1 콜렉터층(2)의 두께가 6000Å 정도로 과식각 마진이 충분하다고 여겨지기 때문이다. 그러나, 제 2 콜렉터층(4)의 두께가 두꺼운 경우 등방성 식각인 습식식각에 의해 베이스층(6)이 식각 되어 베이스 전극(12)의 리프팅(lifting)을 발생시킬 수 있다. 또한, 상기 제 2 콜렉터층(4)의 식각은 상기 제 1 콜렉터층(2)에서 정지되어야 하는데, 이러한 공정 수행에 있어서 불 균일성(non-uniformity)이 발생된다. 상기 제 1 콜렉터층(2)의 과식각 마진이 충분하다고 여겨지나 실제로, 에피택셜층을 형성시킬 때 기술적인 이유로 상기 제 1 콜렉터층(2)의 상부에 도핑 피크(doping peak)가 형성된다. 이 도핑 피크 층이 식각 되어 콜렉터 콘택 저항을 증가시키는 문제점이 발생된다.Second, there is a problem in collector etching. The conventional HBT device is formed by wet etching the second collector layer 4. That is, after masking the emitter and the base with a photoresist film, an etching process is performed using a wet solution such as H 2 SO 4 . This is because the overetch margin is considered to be sufficient as the thickness of the first collector layer 2 is about 6000 kPa. However, when the thickness of the second collector layer 4 is thick, the base layer 6 may be etched by wet etching, which is isotropic etching, thereby causing lifting of the base electrode 12. In addition, the etching of the second collector layer 4 should be stopped at the first collector layer 2, which results in non-uniformity in performing this process. Although it is believed that the overetch margin of the first collector layer 2 is sufficient, in practice, a doping peak is formed on top of the first collector layer 2 for technical reasons when forming the epitaxial layer. This doped peak layer is etched to cause a problem of increasing collector contact resistance.
셋째, 베이스 전극의 금속 저항에 문제점을 갖는다. 베이스 전극(12)은 에미터 전극(14)을 자기 정렬 마스크(self-aligned mask)로 사용하여 형성된다. 이때, 상기 참조 번호 16의 영역의 언더 컷(undercut) 공정에 의해 상기 베이스 전극(12)과 에미터 전극(14)이 쇼트 되는 것을 방지한다. 그러나, 상기 베이스 전극(12)의 두께는 상기 에미터층(8)보다 두껍게 형성되지 못하고, 약 2000Å 이하의 두께로 얇게 형성된다. 따라서, 베이스 전극(12)의 금속 피딩 저항(metal feeding resistance)이 증가하게 된다.Third, there is a problem in the metal resistance of the base electrode. Base electrode 12 is formed using emitter electrode 14 as a self-aligned mask. At this time, the base electrode 12 and the emitter electrode 14 are prevented from being shorted by an undercut process of the region 16. However, the thickness of the base electrode 12 is not formed thicker than that of the emitter layer 8, and is formed to be thin with a thickness of about 2000 GPa or less. Therefore, the metal feeding resistance of the base electrode 12 is increased.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 베이스-콜렉터간의 기생 캐패시턴스를 감소시킬 수 있고, 따라서 HBT 소자의 속도를 향상시킬 수 있으며, 재현성 있는 이종 접합 바이폴라 트랜지스터 및 그의 제조 방법을 제공함에 그 목적이 있다.The present invention has been proposed to solve the above-mentioned problems, and can provide a parasitic capacitance between the base and the collector, and thus can improve the speed of the HBT device, and provide a reproducible heterojunction bipolar transistor and a method of manufacturing the same. Has its purpose.
본 발명의 다른 목적은 콜렉터층을 자기 정렬 선택 식각으로 형성할 수 있고, 콜렉터 콘택 저항 및 베이스 저항을 감소시킬 수 있는 이종 접합 바이폴라 트랜지스터 및 그의 제조 방법을 제공함에 있다.Another object of the present invention is to provide a heterojunction bipolar transistor capable of forming the collector layer by self-aligned selective etching, and reducing the collector contact resistance and the base resistance, and a method of manufacturing the same.
도 1은 종래의 HBT의 구조를 보여주는 단면도;1 is a cross-sectional view showing the structure of a conventional HBT;
도 2는 도 1의 HBT층의 구성을 보여주는 단면도;2 is a cross-sectional view showing the configuration of the HBT layer of FIG.
도 3은 본 발명의 실시예에 따른 HBT의 구조를 보여주는 단면도;3 is a cross-sectional view showing the structure of an HBT according to an embodiment of the present invention;
도 4는 본 발명의 실시예에 따른 HBT층의 구성을 보여주는 단면도;4 is a cross-sectional view showing the configuration of an HBT layer according to an embodiment of the present invention;
도 5는 도 3의 참조 번호 55 부분에 대한 입체 도면;FIG. 5 is an isometric view of portion 55 in FIG. 3; FIG.
도 6a 내지 도 6h는 본 발명의 실시예에 따른 HBT의 제조 방법을 순차적으로 보여주는 단면도.6A to 6H are cross-sectional views sequentially illustrating a method of manufacturing HBT according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
2 : n+형 콜렉터층 4 : n-형 콜렉터층2: n + type collector layer 4: n-type collector layer
6, 40a : 베이스층 8, 42 : 에미터층6, 40a: base layer 8, 42: emitter layer
10, 52a : 콜렉터 전극 12 : 베이스 전극10, 52a: collector electrode 12: base electrode
14, 44 : 에미터 전극 D1, D2 : 콜렉터 디플리션 폭14, 44: emitter electrodes D1, D2: collector deflation width
30 : 제 1 콜렉터층 32 : 제 2 콜렉터층30: first collector layer 32: second collector layer
34a : 제 3 콜렉터층 36a : 제 4 콜렉터층34a: third collector layer 36a: fourth collector layer
38a : 제 5 콜렉터층 46a, 46b, 48 : 절연 스페이서38a: Fifth collector layer 46a, 46b, 48: insulating spacer
(구성)(Configuration)
상술한 목적을 달성하기 위한 본 발명에 의하면, HBT의 제조 방법은, 반도체 기판 상에 제 1 고농도 제 1 콜렉터층 및 제 1 저농도 제 2 콜렉터층, 제 2 저농도 제 3 콜렉터층, 제 3 저농도 제 4 콜렉터층, 제 4 저농도 제 5 콜렉터층, 베이스층, 에미터층, 그리고 에미터 전극을 순차적으로 형성하되, 상기 제 2 및 제 4 콜렉터층은 상기 제 3 및 제 5 콜렉터층, 그리고 베이스층과 서로 다른 식각 선택비를 갖는 물질로 형성하고, 상기 에미터층은 GaAs 및 AlGaAs를 포함하는 다층막을 패터닝 하여 형성하는 단계와; 상기 에미터층 양측의 상기 베이스층 상에 베이스 전극을 형성하는 단계와; 상기 에미터 전극 및 베이스 전극의 양측벽에 제 1 절연 스페이서를 형성하되, 상기 에미터 전극과 베이스 전극 사이가 상기 제 1 절연 스페이서로 채워지도록 형성하는 단계와; 상기 베이스 전극의 각 일측의 베이스층 및 제 5 콜렉터층을 상기 제 4 콜렉터층을 식각 정지층으로 사용하여 식각 하여 패터닝 하는 단계와; 상기 제 5 콜렉터층 양측의 제 4 콜렉터층을 제거하는 단계와; 상기 제 4 콜렉터층 양측의 제 3 콜렉터층을 상기 제 4 콜렉터층에 대해 언더 컷 프로파일을 갖도록 식각 하는 단계와; 상기 제 3 콜렉터층의 양측을 포함하여 상기 언더 컷 부위의 내벽에 제 2 절연 스페이서를 형성하는 단계와; 상기 에미터 전극을 포함하여 상기 에미터 전극 양측의 베이스 전극의 일부가 마스킹 되도록 포토레지스트막 패턴을 형성하는 단계와; 상기 포토레지스트막 패턴을 마스크로 사용하여 반도체 기판 전면에 콜렉터 전극층을 형성하는 단계를 포함하고, 상기 콜렉터 전극층의 형성으로 상기 제 4 콜렉터층 양측의 제 2 콜렉터층) 상에 콜렉터 전극이 자기 정렬로 형성된다.According to the present invention for achieving the above object, the manufacturing method of the HBT, the first high concentration first collector layer and the first low concentration second collector layer, the second low concentration third collector layer, the third low concentration agent on the semiconductor substrate A fourth collector layer, a fourth low concentration fifth collector layer, a base layer, an emitter layer, and an emitter electrode are sequentially formed, wherein the second and fourth collector layers comprise the third and fifth collector layers and the base layer. Forming a material having a different etching selectivity, wherein the emitter layer is formed by patterning a multilayer film including GaAs and AlGaAs; Forming a base electrode on the base layer on both sides of the emitter layer; Forming a first insulating spacer on both sidewalls of the emitter electrode and the base electrode, wherein the space between the emitter electrode and the base electrode is filled with the first insulating spacer; Etching and patterning the base layer and the fifth collector layer on each side of the base electrode by using the fourth collector layer as an etch stop layer; Removing fourth collector layers on both sides of the fifth collector layer; Etching third collector layers on both sides of the fourth collector layer to have an under cut profile with respect to the fourth collector layer; Forming a second insulating spacer on an inner wall of the undercut portion, including both sides of the third collector layer; Forming a photoresist film pattern including the emitter electrode to mask a portion of the base electrodes on both sides of the emitter electrode; Forming a collector electrode layer on the entire surface of the semiconductor substrate using the photoresist film pattern as a mask, wherein the collector electrode is self-aligned on the second collector layer on both sides of the fourth collector layer by forming the collector electrode layer. Is formed.
이 방법의 바람직한 실시예에 있어서, 상기 제 3 및 제 5 콜렉터층, 그리고 베이스층은 GaAs 물질로 형성되고, 상기 제 2 및 제 4 콜렉터층은 InGaAs 물질로 형성된다.In a preferred embodiment of this method, the third and fifth collector layers and the base layer are formed of GaAs material and the second and fourth collector layers are formed of InGaAs material.
이 방법의 바람직한 실시예에 있어서, 상기 HBT의 제조 방법은, 콜렉터 저항을 감소시키기 위해 상기 제 2 콜렉터층을 10E20cm-3정도의 고농도로 도핑시키는 단계를 더 포함한다.In a preferred embodiment of the method, the method of manufacturing the HBT further comprises doping the second collector layer at a high concentration of about 10E20 cm -3 to reduce the collector resistance.
이 방법의 바람직한 실시예에 있어서, 상기 제 3 콜렉터층의 언더 컷 식각은 베이스-콜렉터 면적을 줄인다.In a preferred embodiment of this method, the undercut etching of the third collector layer reduces the base-collector area.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 절연 스페이서는 소자를 지지하는 역할을 한다.In a preferred embodiment of this method, the second insulating spacer serves to support the device.
이 방법의 바람직한 실시예에 있어서, 상기 베이스 전극 상에 형성된 콜렉터 전극층은 베이스 전극의 저항을 감소시킨다.In a preferred embodiment of this method, the collector electrode layer formed on the base electrode reduces the resistance of the base electrode.
상술한 목적을 달성하기 위한 본 발명에 의하면, HBT는, 상부 물질층 및 하부 물질층, 그리고 중간 물질층을 포함하되, 상기 중간 물질층이 상기 상부 물질층에 대해 상대적으로 좁은 폭을 갖도록 형성되고, 상부 물질층과 하부 물질층이 전기적으로 접속되도록 형성된 콜렉터층과; 상기 상부 물질층 양측의 하부 물질층 상에 하부 물질층과 전기적으로 접속되도록 형성된 콜렉터 전극과; 상기 중간 물질층의 양측벽을 포함하여 움푹 파인 부위의 상부 물질층의 하부 및 하부 물질층의 상부에 형성된 절연층과; 상기 상부 물질층 상에 상부 물질층과 전기적으로 접속되도록 형성된 베이스층과; 상기 베이스층 상에 상기 베이스층 보다 상대적으로 작은 폭을 갖고, 베이스층과 전기적으로 접속되도록 형성되며, GaAs 및 AlGaAs를 포함하는 다층막으로 형성된 에미터층과; 상기 에미터층 상에 상기 에미터층과 전기적으로 접속되도록 형성된 에미터 전극과; 상기 에미터층 양측의 베이스층 상에 베이스층과 전기적으로 접속되도록 형성되어 있되, 그 일부가 상대적으로 두껍게 형성된 베이스 전극을 포함한다.According to the present invention for achieving the above object, the HBT includes an upper material layer and a lower material layer, and an intermediate material layer, wherein the intermediate material layer is formed to have a relatively narrow width with respect to the upper material layer; A collector layer formed to electrically connect the upper material layer and the lower material layer; A collector electrode formed to be electrically connected to a lower material layer on lower material layers on both sides of the upper material layer; An insulation layer formed on both the lower side of the upper material layer and the lower material layer of the recessed portion including both sidewalls of the intermediate material layer; A base layer formed on the upper material layer to be electrically connected to the upper material layer; An emitter layer on the base layer, the emitter layer having a smaller width than the base layer, the emitter layer being electrically connected to the base layer, and formed of a multilayer film including GaAs and AlGaAs; An emitter electrode formed on the emitter layer to be electrically connected to the emitter layer; The base layer is formed on the base layer on both sides of the emitter layer to be electrically connected to the base layer, and a part of the base electrode is formed to be relatively thick.
이 장치의 바람직한 실시예에 있어서, 상기 콜렉터층은 GaAs 및 InGaAs 물질층을 포함한다.In a preferred embodiment of the device, the collector layer comprises a GaAs and InGaAs material layer.
이 장치의 바람직한 실시예에 있어서, 상기 절연층은 소자를 지지하는 역할을 한다.In a preferred embodiment of the device, the insulating layer serves to support the device.
(작용)(Action)
본 발명에 의한 이종 접합 바이폴라 트랜지스터 및 그의 제조 방법은 HBT의 속도를 향상시키고, 재현성 있는 HBT 소자를 형성한다.The heterojunction bipolar transistor according to the present invention and a method for manufacturing the same improve the speed of HBT and form a reproducible HBT element.
(실시예)(Example)
도 3을 참조하면, 본 발명의 실시예에 따른 신규한 이종 접합 바이폴라 트랜지스터 및 그의 제조 방법은, 반도체 기판 상에 n+형 제 1 콜렉터층 및 n-형 제 2 콜렉터층, n-형 제 3 콜렉터층, n-형 제 4 콜렉터층, n-형 제 5 콜렉터층, 베이스층, 에미터층, 그리고 에미터 전극을 순차적으로 형성한다. 상기 에미터층 양측의 상기 베이스층 상에 베이스 전극을 형성한다. 상기 에미터 전극 및 베이스 전극의 양측벽에 제 1 절연 스페이서를 형성한다. 상기 베이스 전극의 각 일측의 베이스층 및 제 5 콜렉터층을 상기 제 4 콜렉터층을 식각 정지층으로 사용하여 식각 하여 패터닝 한다. 상기 제 5 콜렉터층 양측의 제 4 콜렉터층을 제거한다. 상기 제 4 콜렉터층 양측의 제 3 콜렉터층을 상기 제 4 콜렉터층에 대해 언더 컷 프로파일을 갖도록 식각 한다. 상기 제 3 콜렉터층의 양측의 포함하여 상기 언더 컷 부위의 내벽에 제 2 절연 스페이서를 형성한다. 상기 에미터 전극을 포함하여 상기 에미터 전극 양측의 베이스 전극의 일부가 마스킹 되도록 포토레지스트막 패턴을 형성한 후, 이를 마스크로 사용하여 반도체 기판 전면에 콜렉터 전극층을 형성한다. 상기 콜렉터 전극층의 형성으로 상기 n-형 제 2 콜렉터층 상에 콜렉터 전극이 자기 정렬로 형성된다. 이와 같은 반도체 장치 및 그의 제조 방법에 의해서, 베이스-콜렉터간 접합 면적을 감소시킴으로써 베이스-콜렉터의 기생 캐패시턴스를 감소시킬 수 있고, 콜렉터 전극 형성시 콜렉터 전극층을 베이스 전극 상에 오버랩 시킴으로써 베이스 저항을 감소시킬 수 있으며, 이로써 HBT의 속도를 향상시킬 수 있다. 또한, 콜렉터 전극을 자기 정렬로 형성시킬 수 있다.Referring to FIG. 3, a novel heterojunction bipolar transistor according to an embodiment of the present invention and a method of manufacturing the same, an n + type first collector layer and an n− type second collector layer and an n− type third collector on a semiconductor substrate A layer, an n-type fourth collector layer, an n-type fifth collector layer, a base layer, an emitter layer, and an emitter electrode are sequentially formed. Base electrodes are formed on the base layers on both sides of the emitter layer. First insulating spacers are formed on both sidewalls of the emitter electrode and the base electrode. The base layer and the fifth collector layer on each side of the base electrode are etched and patterned using the fourth collector layer as an etch stop layer. The fourth collector layers on both sides of the fifth collector layer are removed. The third collector layers on both sides of the fourth collector layer are etched to have an under cut profile with respect to the fourth collector layer. Second insulating spacers are formed on inner walls of the undercut portions, including both sides of the third collector layer. The photoresist film pattern is formed to include a portion of the base electrode on both sides of the emitter electrode, including the emitter electrode, and then the collector electrode layer is formed on the entire surface of the semiconductor substrate using the mask as a mask. The formation of the collector electrode layer forms a collector electrode on the n-type second collector layer in self alignment. With such a semiconductor device and its manufacturing method, the parasitic capacitance of the base-collector can be reduced by reducing the junction area between the base and the collector, and the base resistance can be reduced by overlapping the collector electrode layer on the base electrode when forming the collector electrode. This can improve the speed of the HBT. In addition, the collector electrode can be formed by self alignment.
이하, 도 3 내지 도 6을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 3 to 6.
도 3은 본 발명의 실시예에 따른 HBT의 구조를 보여주는 단면도이고, 도 4는 본 발명의 실시예에 따른 HBT층의 구성을 보여주는 단면도이다.3 is a cross-sectional view showing the structure of the HBT according to the embodiment of the present invention, Figure 4 is a cross-sectional view showing the configuration of the HBT layer according to the embodiment of the present invention.
도 3을 참조하면, 본 발명의 실시예에 따른 HBT는, 반도체 기판(도면에 미도시) 상에 형성된 콜렉터층을 포함한다. 상기 콜렉터층은 상부 물질층(36a, 38a) 및 하부 물질층(30, 32), 그리고 중간 물질층(34a)을 포함하여 구성된다.Referring to FIG. 3, an HBT according to an embodiment of the present invention includes a collector layer formed on a semiconductor substrate (not shown). The collector layer comprises an upper material layer 36a, 38a, a lower material layer 30, 32, and an intermediate material layer 34a.
상기 중간 물질층(34a)은 상기 상부 물질층(36a, 38a)에 대해 상대적으로 좁은 폭을 갖도록 형성된다. 상기 중간 물질층(34a)은 상부 물질층(36a, 38a)과 하부 물질층(30, 32)이 전기적으로 접속되도록 형성된다.The intermediate material layer 34a is formed to have a relatively narrow width with respect to the upper material layers 36a and 38a. The intermediate material layer 34a is formed such that the upper material layers 36a and 38a and the lower material layers 30 and 32 are electrically connected.
상기 중간 물질층(34a)의 양측벽을 포함하여 움푹 파인 부위의 상부 물질층(36a, 38a)의 하부 및 하부 물질층(30, 32)의 상부에 형성된 절연 스페이서(48)를 포함한다. 상기 상부 물질층(36a, 38a) 양측의 하부 물질층(30, 32) 상에 하부 물질층(30, 32)과 전기적으로 접속되도록 형성된 콜렉터 전극(52a)을 포함한다. 상기 상부 물질층(36a, 38a) 상에 상부 물질층(36a, 38a)과 전기적으로 접속되도록 형성된 베이스층(40a)을 포함한다. 상기 베이스층(40a) 상에 상기 베이스층(40a) 보다 상대적으로 작은 폭을 갖고, 베이스층(40a)과 전기적으로 접속되도록 형성된 에미터층(42)을 포함한다. 상기 에미터층(42)은 GaAs 및 AlGaAs 물질층을 포함하는 다층막으로 형성되어 있다.Insulation spacers 48 formed on the lower portions of the upper material layers 36a and 38a and the upper portion of the lower material layers 30 and 32, including both sidewalls of the intermediate material layer 34a. The collector electrode 52a is formed on the lower material layers 30 and 32 on both sides of the upper material layers 36a and 38a to be electrically connected to the lower material layers 30 and 32. And a base layer 40a formed on the upper material layers 36a and 38a to be electrically connected to the upper material layers 36a and 38a. The emitter layer 42 has a smaller width than the base layer 40a on the base layer 40a and is formed to be electrically connected to the base layer 40a. The emitter layer 42 is formed of a multilayer film including GaAs and AlGaAs material layers.
상기 에미터층(42) 양측의 베이스층(40a) 상에 베이스층(40a)과 전기적으로 접속되도록 형성되어 있고, 그 일부가 상대적으로 두껍게 형성된 베이스 전극(45, 52b)을 포함한다. 또한, 상기 에미터 전극(44)의 양측벽 및 베이스 전극(45, 52b)의 양측벽에 형성된 다른 절연 스페이서(46a, 46b)를 포함한다.The base layer 40a on both sides of the emitter layer 42 is formed to be electrically connected to the base layer 40a, and a portion of the emitter layer 42 includes relatively thick base electrodes 45 and 52b. It also includes other insulating spacers 46a and 46b formed on both sidewalls of the emitter electrode 44 and both sidewalls of the base electrodes 45 and 52b.
상기 하부 물질층(30, 32)은 n+형 제 1 콜렉터층(30)과 상기 제 1 콜렉터층(30) 상에 형성된 n-형 제 2 콜렉터층(32)을 포함한다. 상기 중간 물질층(34a)은 상기 제 2 콜렉터층(32) 상에 형성된 n-형 제 3 콜렉터층(34a)이다. 상기 상부 물질층(36a, 38a)은 상기 제 3 콜렉터층(34a) 상에 형성된 n-형 제 4 콜렉터층(36a)과 n-형 제 5 콜렉터층(38a)을 포함한다.The lower material layers 30 and 32 include an n + type first collector layer 30 and an n− type second collector layer 32 formed on the first collector layer 30. The intermediate material layer 34a is an n-type third collector layer 34a formed on the second collector layer 32. The upper material layers 36a and 38a include an n-type fourth collector layer 36a and an n-type fifth collector layer 38a formed on the third collector layer 34a.
도 4를 참조하면, HBT층의 구조는, 상기 제 1 및 제 3 콜렉터층(30, 34a), 제 5 콜렉터층(38a), 그리고 베이스층(40a)은 예를 들어, GaAs 물질로 형성되고, 상기 제 2 및 제 4 콜렉터층(32, 36a)은 상기 GaAs 물질과 서로 다른 식각 선택비를 갖는 물질 예를 들어, InGaAs 물질로 형성된다.Referring to FIG. 4, the structure of the HBT layer includes the first and third collector layers 30 and 34a, the fifth collector layer 38a, and the base layer 40a formed of, for example, a GaAs material. The second and fourth collector layers 32 and 36a may be formed of a material having an etching selectivity different from that of the GaAs material, for example, InGaAs material.
상기 에미터층(42)은 예를 들어, n-형 AlGaAs 물질층(42a) 및 n-형 GaAs 물질층(42b), 그리고 n+형 InGaAs 물질층(42c)이 순차적으로 적층된 다층막이다.The emitter layer 42 is, for example, a multilayer film in which an n-type AlGaAs material layer 42a, an n-type GaAs material layer 42b, and an n + type InGaAs material layer 42c are sequentially stacked.
상술한 바와 같은 HBT 구조를 사용하여 HBT의 속도를 향상시킨다.The HBT structure as described above is used to improve the speed of the HBT.
도 5는 도 3의 참조 번호 55 부분에 대한 입체 도면이다.5 is a three-dimensional view of the reference numeral 55 of FIG.
도 5를 참조하면, A1은 에미터층(42)의 하부 면적을 나타내고, A는 베이스-콜렉터의 접합 면적을 나타낸다.Referring to FIG. 5, A1 represents the lower area of the emitter layer 42 and A represents the junction area of the base-collector.
먼저, 상기 HBT 구조는 베이스-콜렉터 캐패시턴스를 감소시킨다.First, the HBT structure reduces base-collector capacitance.
종래 HBT의 fmax즉, 파우어 게인(power gain)이 1이 되는 주파수(frequency)를 구하는 식은 다음과 같다.The equation for obtaining a frequency at which f max of the conventional HBT, that is, power gain becomes 1 is as follows.
상기 수식에서 ft는 전류 게인(current gain)이 1이 되는 주파수를 나타내고, Rb는 베이스 저항을 나타낸다. Cbc는 베이스-콜렉터간 캐패시턴스를 나타낸다.In the above formula, f t represents a frequency at which current gain becomes 1, and R b represents a base resistance. C bc represents the base-collector capacitance.
D1은 도 1에 있어서, 콜렉터의 디플리션 폭을 나타낸다. A는 베이스-콜렉터의 접합 면적(junction area)을 나타낸다.D1 represents the deflation width of the collector in FIG. 1. A represents the junction area of the base-collector.
HBT의 속도를 향상시키기 위해서는 Rb및 Cbc를 감소시켜야 한다. 상기 Cbc를 감소시키기 위해서는 상기 디플리션 폭 D1을 줄이거나 베이스-콜렉터의 접합 면적 A를 줄여야 한다.To improve the speed of HBT, R b and C bc must be reduced. In order to reduce the C bc , the depletion width D1 should be reduced or the junction area A of the base-collector should be reduced.
본 발명의 HBT 구조에서는 도 1에 도시된 종래 HBT 구조의 참조 번호 16 영역을 식각 하여 베이스-콜렉터의 접합 면적을 감소시킨다.In the HBT structure of the present invention, the area of reference number 16 of the conventional HBT structure shown in FIG. 1 is etched to reduce the junction area of the base-collector.
본 발명에 따른 베이스-콜렉터간 캐패시턴스(Cbc')는 다음과 같이 얻어진다.The base-collector capacitance C bc 'according to the present invention is obtained as follows.
상기 수학식 2에서 d는 상기 제 3 콜렉터층(34a)의 두께를 나타낸다. D2는 도 3에 있어서, 콜렉터의 디플리션 폭(depletion width)을 나타낸다. A1 및 A는 각각 도 5에 있어서, 에미터 면적 및 베이스-콜렉터의 접합 면적을 나타낸다.In Equation 2, d represents the thickness of the third collector layer 34a. D2 denotes the deflation width of the collector in FIG. 3. A1 and A respectively represent the emitter area and the junction area of the base-collector in FIG. 5.
상기 수학식 2를 참조하면, 일반적인 2 * 30㎛2의 에미터 면적을 갖는 HBT에 대해 베이스-콜렉터간 캐패시턴스는 60% 이상 감소된다. 이에 따라, 상기 fmax는 50% 정도 증가된다.Referring to Equation 2, the base-collector capacitance is reduced by 60% or more for an HBT having a general emitter area of 2 * 30 μm 2 . Accordingly, the f max is increased by about 50%.
상술한 바와 같은 HBT의 제조 방법은 다음과 같다.The manufacturing method of the HBT as described above is as follows.
도 6a 내지 도 6h는 본 발명의 실시예에 따른 HBT의 제조 방법을 순차적으로 보여주는 단면도이다.6A to 6H are cross-sectional views sequentially illustrating a method of manufacturing HBT according to an embodiment of the present invention.
도 6a를 참조하면, 본 발명의 실시예에 따른 HBT의 제조 방법은 먼저, 반도체 기판(도면에 미도시) 상에 n+형 제 1 콜렉터층(30) 및 n-형 제 2 콜렉터층(32), n-형 제 3 콜렉터층(34), n-형 제 4 콜렉터층(36), n-형 제 5 콜렉터층(38), 베이스층(40), 에미터층(42), 그리고 에미터 전극(44)을 차례로 형성한다.Referring to FIG. 6A, a method of manufacturing an HBT according to an embodiment of the present invention may first include an n + type first collector layer 30 and an n− type second collector layer 32 on a semiconductor substrate (not shown). , n-type third collector layer 34, n-type fourth collector layer 36, n-type fifth collector layer 38, base layer 40, emitter layer 42, and emitter electrode (44) are formed in order.
상기 제 2 및 제 4 콜렉터층(32, 36)은 상기 제 3 및 제 5 콜렉터층(34, 38), 그리고 베이스층(40)과 서로 다른 식각 선택비를 갖는 물질로 형성된다. 예를 들어, 상기 제 3 및 제 5 콜렉터층(34, 38), 그리고 베이스층(40)은 GaAs 물질로 형성되고, 상기 제 2 및 제 4 콜렉터층(32, 36)은 InGaAs 물질로 형성된다.The second and fourth collector layers 32 and 36 are formed of a material having an etching selectivity different from that of the third and fifth collector layers 34 and 38 and the base layer 40. For example, the third and fifth collector layers 34 and 38 and the base layer 40 are formed of GaAs material, and the second and fourth collector layers 32 and 36 are formed of InGaAs material. .
좀 더 구체적으로, 상기 제 2 콜렉터층(32)은 약 300Å 두께의 In0.2Ga0.8As 물질로 형성되고, 상기 제 4 콜렉터층(36)은 약 100Å 두께의 In0.2Ga0.8As 물질로 형성된다. 상기 제 5 콜렉터층(38)은 약 2000Å 두께로 형성된다.More specifically, the second collector layer 32 is formed of an In0.2Ga0.8As material having a thickness of about 300 GPa, and the fourth collector layer 36 is formed of an In0.2Ga0.8As material having a thickness of about 100 GPa. . The fifth collector layer 38 is formed to a thickness of about 2000 mm 3.
상기 InGaAs 제 4 콜렉터층(36) 형성 후 GaAs 제 5 콜렉터층(38)을 형성하는 이유는, InGaAs 제 4 콜렉터층(36)의 에너지 갭(energy gap)이 작아서 브레이크다운 전압(breakdown voltage)을 열화 시킬 수 있기 때문에 전기장(electric field)이 강한 베이스-콜렉터 접합으로부터 어느 정도 떨어진 곳에 상기 InGaAs 제 4 콜렉터층(36)이 형성되도록 하기 위함이다. 상기 GaAs 제 5 콜렉터층(38)의 두께는 일반적으로 0.4 - 0.8㎛의 범위를 갖는 콜렉터 디플리션 폭 내에 있어야 하므로 상기와 같이 약 2000Å 정도로 설정되었다.The reason why the GaAs fifth collector layer 38 is formed after the InGaAs fourth collector layer 36 is formed is that the energy gap of the InGaAs fourth collector layer 36 is small, resulting in a breakdown voltage. This is to allow the InGaAs fourth collector layer 36 to be formed at some distance from the strong base-collector junction because it may deteriorate. Since the thickness of the GaAs fifth collector layer 38 should be within the collector deflation width, which is generally in the range of 0.4 to 0.8 mu m, the GaAs fifth collector layer 38 was set to about 2000 mW as described above.
상기 InGaAs 제 4 콜렉터층(36)의 두께를 약 100Å으로 하고, In과 Ga의 조성비를 0.2 : 0.8로 한 이유는 In의 함량이 증가함에 따라 격자 디펙트(defect)가 증가하고 에너지 갭이 감소하기 때문에 이를 방지하기 위해 최적화 시킨 조성비이다. 또한, 이것은 GaAs에 대해 최소한의 식각 선택비를 확보하기 위한 조성비이기도 하다.The thickness of the InGaAs fourth collector layer 36 is about 100 GPa, and the composition ratio of In and Ga is 0.2: 0.8 because the lattice defect increases and the energy gap decreases as the content of In increases. Because it is the composition ratio optimized to prevent this. In addition, this is also a composition ratio for securing a minimum etching selectivity for GaAs.
상기 GaAs 제 3 콜렉터층(34)은 사용 목적에 따라 그 두께가 달라진다.The GaAs third collector layer 34 has a different thickness depending on the intended use.
상기 InGaAs 제 2 콜렉터층(32)은 후속 공정에서 식각 정지층으로 작용한다. 상기 제 2 콜렉터층(32)의 도핑 농도를 10E20cm-3까지 증가시켜서 콜렉터 콘택 저항을 개선시킬 수 있다.The InGaAs second collector layer 32 serves as an etch stop layer in a subsequent process. The doping concentration of the second collector layer 32 may be increased to 10E20cm −3 to improve collector contact resistance.
상기 에미터층(42)은 GaAs 및 AlGaAs을 포함하는 다층막을 패터닝(patterning) 함으로써 형성된다. 좀 더 구체적으로, 상기 에미터층(42)은 n-형 AlGaAs 물질층(42a) 및 n-형 GaAs 물질층(42b), 그리고 n+형 InGaAs 물질층(42c)이 순차적으로 적층된 다층막이다.The emitter layer 42 is formed by patterning a multilayer film containing GaAs and AlGaAs. More specifically, the emitter layer 42 is a multilayer film in which an n-type AlGaAs material layer 42a, an n-type GaAs material layer 42b, and an n + type InGaAs material layer 42c are sequentially stacked.
상기 에미터 전극(44)은 상기 에미터층(42) 상에 에미터층(42)과 전기적으로 접속되도록 형성한다. 상기 베이스 전극(45)은 상기 에미터층(42) 양측의 베이스층(40) 상에 베이스층(40)과 전기적으로 접속되도록 형성한다.The emitter electrode 44 is formed on the emitter layer 42 to be electrically connected to the emitter layer 42. The base electrode 45 is formed to be electrically connected to the base layer 40 on the base layer 40 on both sides of the emitter layer 42.
도 6b에 있어서, 상기 에미터 전극(44) 및 베이스 전극(45)의 양측벽에 제 1 절연 스페이서(46a, 46b)를 형성한다. 상기 제 1 절연 스페이서(46a, 46b)는 상기 에미터 전극(44)과 베이스 전극(45) 사이가 채워지도록 형성된다. 상기 제 1 절연 스페이서(46a, 46b)는 후속 식각 공정에서 상기 베이스층(40)이 식각 되는 것을 방지한다.In FIG. 6B, first insulating spacers 46a and 46b are formed on both sidewalls of the emitter electrode 44 and the base electrode 45. The first insulating spacers 46a and 46b are formed to fill between the emitter electrode 44 and the base electrode 45. The first insulating spacers 46a and 46b prevent the base layer 40 from being etched in a subsequent etching process.
도 6c를 참조하면, 상기 베이스 전극(45)의 각 일측의 베이스층(40) 및 제 5 콜렉터층(38)을 상기 제 4 콜렉터층(36)을 식각 정지층으로 사용하여 식각 하여 패터닝 한다. 이 식각 공정은 CCl2F2가스를 사용하는 건식 식각 공정으로 수행된다.Referring to FIG. 6C, the base layer 40 and the fifth collector layer 38 on each side of the base electrode 45 are etched and patterned using the fourth collector layer 36 as an etch stop layer. This etching process is carried out with a dry etching process using CCl 2 F 2 gas.
도 6d에 있어서, 상기 제 5 콜렉터층(38a) 양측의 제 4 콜렉터층(36)을 제거한다. 상기 제 4 콜렉터층(36)의 제거는 H2SO4수용액을 사용하여 수행된다.In FIG. 6D, the fourth collector layer 36 on both sides of the fifth collector layer 38a is removed. Removal of the fourth collector layer 36 is performed using H 2 SO 4 aqueous solution.
도 6e를 참조하면, 상기 제 4 콜렉터층(36a) 양측의 제 3 콜렉터층(34)을 상기 제 4 콜렉터층(36a)에 대해 언더 컷 프로파일(undercut profile)을 갖도록 식각 한다. 이러한 식각 공정은 CCl2F2가스를 사용하여 상기 제 4 콜렉터층(36a) 양측의 제 3 콜렉터층(34)을 과식각 함으로써 수행된다. 즉, 등방성 건식 식각 공정을 수행한다. 상기 제 3 콜렉터층(34)의 언더 컷 식각시 상기 제 2 콜렉터층(32)이 식각 정지층으로 사용된다. 또한, 상기 제 4 콜렉터층(36a)은 상기 제 5 콜렉터층(38a)의 식각을 방지한다.Referring to FIG. 6E, the third collector layer 34 on both sides of the fourth collector layer 36a is etched to have an undercut profile with respect to the fourth collector layer 36a. This etching process is performed by overetching the third collector layer 34 on both sides of the fourth collector layer 36a using CCl 2 F 2 gas. That is, an isotropic dry etching process is performed. In the undercut etching of the third collector layer 34, the second collector layer 32 is used as an etch stop layer. In addition, the fourth collector layer 36a prevents etching of the fifth collector layer 38a.
상기 제 3 콜렉터층(34a)의 폭이 상기 에미터층(42)의 폭과 근사적으로 같도록 형성한다.The width of the third collector layer 34a is formed to be approximately equal to the width of the emitter layer 42.
도 6f에 있어서, 상기 언더 컷 부위의 내벽 즉, 제 3 콜렉터층(34a)의 양측벽 및 제 2 콜렉터층(32)의 상부, 그리고 제 4 콜렉터층(36a)의 하부 상에 제 2 절연 스페이서(48)를 형성한다.In FIG. 6F, a second insulating spacer is formed on an inner wall of the undercut portion, that is, both side walls of the third collector layer 34a, an upper portion of the second collector layer 32, and a lower portion of the fourth collector layer 36a. Form 48.
상기 제 2 절연 스페이서(48)는 소자를 지지하는 역할을 한다. 상기 제 2 절연 스페이서(48)를 형성할 때 상기 언더 컷 부위가 완전히 채워지지 않도록 형성함으로써, 후속 콜렉터 전극(52a)이 상기 제 2 콜렉터층(32) 상에 자기 정렬 되도록 한다.The second insulating spacer 48 serves to support the device. The undercut portion is formed so as not to be completely filled when the second insulating spacer 48 is formed, so that the subsequent collector electrode 52a is self-aligned on the second collector layer 32.
도 6g를 참조하면, 상기 에미터 전극(44)을 포함하여 상기 에미터 전극(44) 양측의 베이스 전극(45, 52b)의 일부가 마스킹 되도록 포토레지스트막 패턴(50)을 형성한다. 상기 포토레지스트막 패턴(50)을 마스크로 사용하여 반도체 기판 전면에 콜렉터 전극층(52a, 52b, 52c)을 형성한다.Referring to FIG. 6G, the photoresist layer pattern 50 is formed to include a portion of the base electrodes 45 and 52b on both sides of the emitter electrode 44 including the emitter electrode 44. The collector electrode layers 52a, 52b, and 52c are formed on the entire surface of the semiconductor substrate using the photoresist film pattern 50 as a mask.
마지막으로, 상기 포토레지스트막 패턴(50)을 리프트 오프 시키면 도 6h에 도시된 바와 같이, 상기 제 2 콜렉터층(32) 상에 상기 제 2 콜렉터층(32)과 전기적으로 접속되도록 콜렉터 전극(52a)이 자기 정렬로 형성된다. 또한, 상기 베이스 전극(45)의 일부에 상기 콜렉터 전극층(52b)이 형성되어 베이스 저항을 감소시키게 된다.Finally, when the photoresist layer pattern 50 is lifted off, as shown in FIG. 6H, the collector electrode 52a is electrically connected to the second collector layer 32 on the second collector layer 32. ) Is formed by self alignment. In addition, the collector electrode layer 52b is formed on a portion of the base electrode 45 to reduce the base resistance.
이후의 공정은 일반적인 HBT의 제조 방법과 같다.The subsequent process is the same as the manufacturing method of the general HBT.
본 발명은 베이스-콜렉터간 접합 면적을 감소시킴으로써 베이스-콜렉터 캐패시턴스를 감소시킬 수 있고, 콜렉터 전극 형성시 콜렉터 전극층을 베이스 전극 상에 오버랩 시킴으로써 베이스 저항을 감소시킬 수 있으며, 이로써 HBT의 속도를 향상시킬 수 있다. 또한, 콜렉터 전극을 자기 정렬로 형성시킬 수 있는 효과가 있다.The present invention can reduce the base-collector capacitance by reducing the junction area between the base and the collector, and can reduce the base resistance by overlapping the collector electrode layer on the base electrode when forming the collector electrode, thereby improving the speed of the HBT. Can be. In addition, there is an effect that the collector electrode can be formed by self alignment.
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