KR19990065706A - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
반도체 장치 및 그 제조 방법이 개시되어 있다. 메모리 셀 영역과 셀을 구동하기 위한 주변 회로 영역, 및 셀의 블록과 블록 사이를 연결하는 코어 영역을 구비하는 반도체 장치에 있어서, 상기 메모리 셀 영역, 주변 회로 영역 및 코어 영역의 상부에 금속 배선을 위해 형성된 다수의 금속 콘택을 구비하며, 상기 메모리 셀 영역의 블록 엣지에서 코어 영역쪽으로 상기 코어 영역에 위치하는 첫 번째 금속 콘택이 상기 코어 영역의 나머지 영역에 위치하는 금속 콘택보다 크게 그려진다. 메모리 셀 영역, 주변 회로 영역 및 코어 영역 간의 토폴로지 차이가 가장 심한 영역에서 콘택 불량을 최소화하고 사진 공정의 마진을 확보할 수 있다.A semiconductor device and a method of manufacturing the same are disclosed. A semiconductor device having a memory cell region, a peripheral circuit region for driving a cell, and a core region connecting blocks and blocks of cells, wherein the metal wiring is formed on the memory cell region, the peripheral circuit region, and the core region. A first metal contact located in the core region toward the core region at the block edge of the memory cell region is drawn larger than the metal contact located in the remaining region of the core region. In the region where the topology difference between the memory cell region, the peripheral circuit region, and the core region is most severe, contact defects can be minimized and a margin of a photo process can be secured.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 웨이퍼 상의 토폴로지(topology)에 의한 콘택 불량을 최소화하고 콘택홀을 형성하기 위한 사진 공정의 마진을 확보할 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device capable of minimizing contact failure due to a topology on a wafer and securing a margin of a photo process for forming a contact hole. It is about a method.
다이나믹 랜덤 억세스(dynamic random access memory; DRAM) 장치가 고집적화됨에 따라 단위 셀 면적의 축소가 필연적으로 수반된다. 셀 면적이 축소되면서 가장 큰 문제로 대두되는 것이 캐패시터 용량의 확보이다. 캐패시터의 용량을 확보하기 위해서는 유전막의 두께를 줄이거나, 유전율이 높은 물질을 유전막으로 사용하거나, 스토리지 노드의 면적을 늘리는 방법 등 여러 가지가 있다. 특히, 캐패시터의 용량을 증대시키기 위하여 초기의 평면 셀 캐패시터 구조에서 스택(stack) 또는 트랜치(trench) 캐패시터 구조로 변화되고 있으며, 스택 캐패시터 구조에서도 실린더형 캐패시터 또는 핀(fin)형 캐패시터 등 스토리지 노드의 유효 면적을 증대시키기 위한 구조로 기술 변화가 이루어져 오고 있다.As dynamic random access memory (DRAM) devices are highly integrated, a reduction in unit cell area is inevitably accompanied. As cell area shrinks, the biggest problem is to secure capacitor capacity. In order to secure the capacity of the capacitor, there are various methods such as reducing the thickness of the dielectric film, using a material having a high dielectric constant as the dielectric film, or increasing the area of the storage node. In particular, in order to increase the capacity of the capacitor, the planar cell capacitor structure has been changed from a stack or a trench capacitor structure. Technological changes have been made to the structure to increase the effective area.
이러한 기술 변화를 공정 순서의 관점에서 살펴보면, 비트라인 형성 이전에 캐패시터가 형성되는 CUB(Capacitor Under Bitline) 구조에서 비트라인 형성 이후에 캐패시터가 형성되는 COB(Capacitor Over Bitline) 구조로 변경되었다. 상기 COB 구조는 CUB 구조와 대비하여 비트라인 형성 이후에 캐패시터를 형성하므로 비트라인 공정의 마진에 관계없이 캐패시터를 형성하는 것이 가능하기 때문에 제한된 면적에서 캐패시터의 용량을 증대시키는데 우수한 장점을 갖는다. 즉, 상기 COB 구조는 캐패시터가 비트라인의 상부에 형성되므로, 스토리지 노드의 크기(size)를 리소그라피 공정의 한계까지 최대화시킬 수 있으므로 큰 용량의 캐패시턴스를 확보할 수 있다. 그러나, 상기 스토리지 노드가 메모리 셀 영역에만 형성되기 때문에 상기 메모리 셀 영역에서 주변 회로 영역(peripheral area)으로 넘어가는 부분에서 수직 방향의 단차가 커진다. 즉, 셀을 구동시키기 위한 주변 회로 영역과 셀의 블록(block)과 블록 사이를 연결하는 코어 영역(core area)에는 스토리지 노드가 형성되지 않으므로 메모리 셀 영역과 코어 영역 및 주변 회로 영역의 절대적인 높이가 크게 달라진다.In view of the process order, the change from the CUB (Capacitor Under Bitline) structure in which the capacitor is formed before the bit line formation is changed from the Capacitor Over Bitline (COB) structure in which the capacitor is formed after the bit line formation. Since the COB structure forms the capacitor after the bit line is formed in comparison with the CUB structure, it is possible to form the capacitor regardless of the margin of the bit line process, thereby having an excellent advantage in increasing the capacity of the capacitor in a limited area. In other words, since the capacitor is formed on the bit line, the COB structure can maximize the size of the storage node to the limit of the lithography process, thereby ensuring a large capacitance. However, since the storage node is formed only in the memory cell region, the vertical step becomes larger in the portion that passes from the memory cell region to the peripheral circuit region. That is, since no storage node is formed in the peripheral circuit area for driving the cell and the core area connecting the block and the block of the cell, the absolute height of the memory cell area, the core area and the peripheral circuit area is increased. It varies greatly.
도 1은 통상적인 DRAM 장치의 평면도로서, 메모리 셀 영역(a)과 코어 영역(c)을 도시한다.1 is a plan view of a typical DRAM device, showing a memory cell region a and a core region c.
도 1을 참조하면, 캐패시터가 형성되는 메모리 셀 영역(a)과 코어 영역(c)의 토폴로지 차이가 크기 때문에, 캐패시터를 형성한 후 금속 콘택을 형성하기 위한 사진 공정을 진행할 때 메모리 셀 영역(a)의 초점과 코어 영역(c)의 초점 및 주변 회로 영역(도시하지 않음)의 초점이 상이하여 세 영역 중의 어느 한 곳에 초점을 맞추기가 어렵게 된다. 특히, 메모리 셀 영역(a)과 가장 근접한 영역(b, b')에 형성된 금속 콘택, 즉 메모리 셀 영역(a)의 블록 엣지에서 코어 영역(c) 쪽으로 상기 코어 영역(c)에 위치한 첫 번째 금속 콘택(12)들의 경우, 사진 공정의 마진이 거의 없어 콘택 형성이 불량하게 되고 심하면 콘택이 오픈되지 않는 문제가 발생한다.Referring to FIG. 1, since the topology difference between the memory cell region a and the core region c in which the capacitor is formed is large, the memory cell region a when the photolithography process for forming a metal contact is performed after the capacitor is formed. ) And the focus of the core region c and the focus of the peripheral circuit region (not shown) are different, making it difficult to focus on any one of the three regions. In particular, a metal contact formed in a region (b, b ') closest to the memory cell region (a), that is, a first position located in the core region (c) toward the core region (c) at the block edge of the memory cell region (a) In the case of the metal contacts 12, there is almost no margin in the photolithography process, resulting in poor contact formation and, in severe cases, the contact not opening.
따라서, 본 발명은 상술한 종래 방법의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 웨이퍼 상의 토폴로지에 의한 콘택 불량을 최소화하고 콘택홀을 형성하기 위한 사진 공정의 마진을 확보할 수 있는 반도체 장치를 제공하는데 있다.Accordingly, the present invention has been made to solve the problems of the conventional method described above, and an object of the present invention is to minimize the contact defects caused by the topology on the wafer and to secure the margin of the photolithography process for forming contact holes. To provide a device.
본 발명의 다른 목적은 상기 장치를 제조하는데 특히 적합한 반도체 메모리 장치의 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor memory device which is particularly suitable for manufacturing the device.
도 1은 통상적인 반도체 장치의 평면도이다.1 is a plan view of a conventional semiconductor device.
도 2는 본 발명의 일 실시예에 의한 반도체 장치의 평면도이다.2 is a plan view of a semiconductor device according to an embodiment of the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
102 : 금속 콘택102: metal contacts
상기 목적을 달성하기 위하여 본 발명은, 메모리 셀 영역과 셀을 구동하기 위한 주변 회로 영역, 및 셀의 블록과 블록 사이를 연결하는 코어 영역을 구비하는 반도체 장치에 있어서, 상기 메모리 셀 영역, 주변 회로 영역 및 코어 영역의 상부에 금속 배선을 위해 형성된 다수의 금속 콘택을 구비하며, 상기 메모리 셀 영역의 블록 엣지에서 코어 영역쪽으로 상기 코어 영역에 위치하는 첫 번째 금속 콘택이 상기 코어 영역의 나머지 영역에 위치하는 금속 콘택보다 크게 그려진 것을 특징으로 하는 반도체 장치를 제공한다.In order to achieve the above object, the present invention provides a semiconductor device comprising a memory cell region and a peripheral circuit region for driving a cell, and a core region connecting blocks and blocks of cells, wherein the memory cell region and peripheral circuits are provided. A plurality of metal contacts formed for metal wiring on top of the region and the core region, wherein a first metal contact located in the core region from the block edge of the memory cell region toward the core region is located in the remaining region of the core region. Provided is a semiconductor device which is drawn larger than a metal contact.
바람직하게는, 상기 코어 영역에 위치하는 첫 번째 금속 콘택이 상기 코어 영역의 나머지 영역에 위치하는 금속 콘택보다 0.025μm 이상 크게 그려진다.Preferably, the first metal contact located in the core region is drawn at least 0.025 μm larger than the metal contact located in the remaining region of the core region.
상기 다른 목적을 달성하기 위하여 본 발명은, 메모리 셀 영역과 셀을 구동하기 위한 주변 회로 영역, 및 셀의 블록과 블록 사이를 연결하는 코어 영역을 구비하는 반도체 장치의 제조 방법에 있어서, 상기 메모리 셀 영역, 주변 회로 영역 및 코어 영역의 상부에 다수의 금속 콘택을 형성하는 단계를 구비하며, 상기 메모리 셀 영역의 블록 엣지에서 코어 영역쪽으로 상기 코어 영역에 위치하는 첫 번째 금속 콘택을 상기 코어 영역의 나머지 영역에 위치하는 금속 콘택보다 크게 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: a memory cell region, a peripheral circuit region for driving a cell, and a core region connecting blocks and blocks of cells; Forming a plurality of metal contacts on top of a region, a peripheral circuit region, and a core region, the first metal contact being located in the core region from the block edge of the memory cell region toward the core region, the rest of the core region. Provided is a method of manufacturing a semiconductor device, wherein the semiconductor device is formed larger than the metal contact located in the region.
또한, 상기 다른 목적을 달성하기 위하여 본 발명은, 메모리 셀 영역과 셀을 구동하기 위한 주변 회로 영역, 및 셀의 블록과 블록 사이를 연결하는 코어 영역을 구비하는 반도체 장치의 제조 방법에 있어서, 메모리 셀 영역의 블록 엣지에서 코어 영역쪽으로 상기 코어 영역에 위치하는 첫 번째 금속 콘택이 상기 코어 영역의 나머지 영역에 위치하는 금속 콘택보다 크게 그려진 마스크를 사용하여 상기 메모리 셀 영역, 주변 회로 영역 및 코어 영역의 상부에 다수의 금속 콘택을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.Further, in order to achieve the above another object, the present invention provides a memory device comprising: a memory cell region, a peripheral circuit region for driving a cell, and a core region connecting blocks and blocks of cells; The first metal contact located in the core region toward the core region at the block edge of the cell region is formed using a mask drawn larger than the metal contact located in the remaining region of the core region. It provides a method for manufacturing a semiconductor device characterized in that it comprises the step of forming a plurality of metal contacts on the top.
바람직하게는, 상기 다수의 금속 콘택들은 서로 동일한 크기를 갖도록 형성한다.Preferably, the plurality of metal contacts are formed to have the same size as each other.
상술한 바와 같이 본 발명에 의하면, 메모리 셀 영역에 가장 근접한 영역에 형성되는 금속 콘택을 레이아웃상에서 그 크기를 나머지 영역의 금속 콘택의 크기보다 크게 그리거나, 마스크 상에서 그 크기를 더 크게 그린다. 따라서, 메모리 셀 영역, 주변 회로 영역 및 코어 영역 간의 토폴로지 차이가 가장 심한 영역에서 콘택 불량을 최소화하고 사진 공정의 마진을 확보할 수 있다.As described above, according to the present invention, the size of the metal contact formed in the region closest to the memory cell region is drawn on the layout to be larger than the size of the metal contact in the remaining region, or larger on the mask. Therefore, in the region where the topology difference between the memory cell region, the peripheral circuit region, and the core region is most severe, contact failure can be minimized and a margin of a photo process can be secured.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예을 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 일 실시예에 의한 DRAM 장치의 평면도로서, 메모리 셀 영역(a)과 코어 영역(c)을 도시한다.2 is a plan view of a DRAM device according to an embodiment of the present invention, which shows a memory cell region a and a core region c.
도 2에 도시한 바와 같이, 본 발명의 바람직한 일 실시예에 의하면, 메모리 셀 영역(a)과 가장 근접한 영역(b, b'), 즉 캐패시터가 형성되는 메모리 셀 영역(a)의 블록 엣지에서 코어 영역(c) 쪽으로 상기 코어 영역(c)에 위치한 첫 번째 금속 콘택(102)들을 코어 영역(c)의 나머지 영역에 위치한 금속 콘택(102)들보다 레이아웃상 0.025μm 이상 더 크게 그린다. 따라서, 메모리 셀 영역(a)과 가장 근접한 영역(b, b')에서 콘택이 오픈되지 않는 등의 콘택 불량이 발생하지 않는다.As shown in FIG. 2, according to a preferred embodiment of the present invention, at a block edge of a region (b, b ') that is closest to the memory cell region (a), that is, a memory cell region (a) in which a capacitor is formed, The first metal contacts 102 located in the core region c toward the core region c are drawn at least 0.025 μm in layout than the metal contacts 102 located in the remaining region of the core region c. Therefore, a contact failure such as no contact is opened in the areas b and b 'closest to the memory cell area a.
또한, 본 발명의 바람직한 다른 실시예에 의하면, 메모리 셀 영역(a)과 가장 근접한 영역(b, b')에 형성되는 금속 콘택(102)들을 오버 사이징(over sizing)하여 마스크 상에서 상기 영역(b, b')의 콘택 크기를 나머지 영역(c)의 콘택 크기보다 크게 그린다. 이 경우, 금속 콘택(102)을 형성하기 위하여 감광막을 노광하는 사진 공정을 진행할 때, 콘택 크기가 상대적으로 크게 그려진 영역(b, b')에서의 노광량이 다른 영역(c)보다 많게 되므로 메모리 셀 영역(a)과 가장 근접한 영역(b, b')에서 양호한 감광막 프로파일을 얻을 수 있다. 따라서, 메모리 셀 영역(a)과 가장 근접한 영역(b, b')에서 콘택 불량없이 금속 콘택(102)을 형성할 수 있다. 이때, 실제적으로 웨이퍼 상의 메모리 셀 영역(a), 코어 영역(c) 및 주변 회로 영역에 형성되는 금속 콘택(102)들의 크기는 모두 동일하다.In addition, according to another preferred embodiment of the present invention, the metal contact 102 formed in the region (b, b ') closest to the memory cell region (a) by oversizing the region (b) on the mask , b ') is drawn larger than the contact size of the remaining area (c). In this case, when the photolithography process is performed to expose the photoresist film to form the metal contact 102, the exposure amount in the regions b and b 'where the contact size is relatively large is greater than that of the other regions c. A good photoresist profile can be obtained in the regions (b, b ') closest to the region (a). Therefore, the metal contact 102 can be formed in the regions b and b 'closest to the memory cell region a without contact failure. In this case, the sizes of the metal contacts 102 formed on the memory cell region a, the core region c, and the peripheral circuit region on the wafer are substantially the same.
상술한 바와 같이 본 발명에 의하면, 메모리 셀 영역에 가장 근접한 영역에 형성되는 금속 콘택을 레이아웃상에서 그 크기를 나머지 영역의 금속 콘택의 크기보다 크게 그리거나, 마스크 상에서 그 크기를 더 크게 그린다. 따라서, 메모리 셀 영역, 주변 회로 영역 및 코어 영역 간의 토폴로지 차이가 가장 심한 영역에서 콘택 불량을 최소화하고 사진 공정의 마진을 확보할 수 있다.As described above, according to the present invention, the size of the metal contact formed in the region closest to the memory cell region is drawn on the layout to be larger than the size of the metal contact in the remaining region, or larger on the mask. Therefore, in the region where the topology difference between the memory cell region, the peripheral circuit region, and the core region is most severe, contact failure can be minimized and a margin of a photo process can be secured.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.
Claims (6)
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Cited By (1)
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|---|---|---|---|---|
| KR100370170B1 (en) * | 2001-03-08 | 2003-02-05 | 주식회사 하이닉스반도체 | Method for Forming Contact of FLASH Metal Layer |
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1998
- 1998-01-16 KR KR1019980001127A patent/KR19990065706A/en not_active Application Discontinuation
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| KR100370170B1 (en) * | 2001-03-08 | 2003-02-05 | 주식회사 하이닉스반도체 | Method for Forming Contact of FLASH Metal Layer |
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