KR19990062544A - 도핑된 폴리실리콘층을 일정한 식각비로 플라즈마 식각하는방법 - Google Patents

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Abstract

반도체 웨이퍼 제조에서, 패턴이 형성된 보로-포스포-실리케이트-글래스(BPSG) 층에 닿을 때까지 비소(砒素)로 도핑된 폴리실리콘층을 균일한 식각비로 다수의 개구부를 가지도록 식각하는 방법이 개시된다. 이러한 방법은 시스템과 공정 모두가 개선된 것이다. 시스템 개선은 웨이퍼 주변과 그 위로 완벽한 플라즈마 분위기를 가지는 정전기적 지지 장치를 사용하여 식각 공정 중 반응기 내의 웨이퍼를 지지하여 이루어진다. 한편, 공정의 개선은 불순물에 반응성이 없으며(non dopant sensitive) 선택성이 없는 화학 물질을 사용하여 이루어진다. 백분율로 11/8.6/80.4의 비율을 가지는 NF3/CHF3/N2기체 혼합물이 이러한 면에서 적당하다. 식각 시간은 BPSG 층을 노출할 때 CO 라인의 강도 신호의 전이를 검출하는데 적합하도록 광학적 식각 단점 검출 시스템에 의해 매우 정확하게 제어된다. 이러한 공정은 계속되어 약간 과도 식각된다. 전술한 방법이 DRAM 칩에서 도핑된 폴리실리콘 스트랩 형성에 응용되는 경우, 폴리실리콘층이 과도 식각되거나 불충분하게 식각되는 것을 방지할 수 있어서, 도핑된 폴리실리콘 스트랩 두께는 웨이퍼 내의 모든 개구부에서 매우 균일하게 된다.

Description

도핑된 폴리실리콘층을 일정한 식각비로 플라즈마 식각하는 방법
본 발명은 집적 회로(integrated circuits: ICs)를 제조하는 데 관한 것으로, 더욱 구체적으로는 패턴이 형성된 유전층(dielectric layer) 상에 형성된 도핑된 폴리실리콘층을 일정한 식각비(etch rate)로 플라즈마 식각하는 방법에 관한 것이다. 이러한 방법은 DRAM 칩 상에 두께의 균일성이 좋은 스트랩 개구부가 형성된 보로-포스포-실리케이트 글래스(boro-phospho-silicate glass: BPSG) 내에 도핑된 폴리실리콘 스트랩을 형성할 때 매우 유용하게 사용된다.
반도체 집적 회로, 특히 다이내믹 랜덤 액세스 메모리(DRAM) 칩을 제조할 때, 폴리실리콘 스트랩이 광범위하게 사용된다. DRAM 칩에서, 절연 게이트 전계 효과 트랜지스터 (Insulated Gate Field Effect Transistor: IGFET) 및 이와 관련된 저장 커패시터는 기본적인 메모리 셀을 형성한다. IGFET 트랜지스터의 드레인 영역과 커패시터의 전극 사이가 전기적으로 접촉하도록 폴리실리콘 스트랩이 IGFET 트랜지스터의 드레인 영역과 커패시터의 전극 사이에 만들어진다.
폴리실리콘 스트랩(polysilicon strap: PS)을 형성하는 종래의 공정의 필수적인 단계가 도 1 내지 도 8을 참조하여 간략히 설명될 것이다. 이러한 단계가 완료된 후, 각각의 저장 커패시터의 표면 전극은 대응하는 IGFET 트랜지스터의 드레인 영역과 연결된다.
도 1은 PS 제조 공정의 초기 단계에서 웨이퍼의 일부인 반도체 구조(10)를 개념적으로 예시하는 도면이다. 반도체 구조(10)는 기본적으로 실리콘 기판(11)과 그 위에 형성된 게이트 도체 스택(12)을 포함한다. 후자는 하부의 100 nm 두께의 폴리실리콘층(13), 80 nm 두께의 텅스텐 규화물층(14) 및 상부의 230 nm 두께의 실리콘 질화물층(15)으로 이루어져 있다. 실리콘 기판(11)에 매립된 층은 통상 깊은 도랑(deep trench) 커패시터로 불리는 종래의 저장 커패시터(16)이다. 도핑된 폴리실리콘 충전층(polysilicon fill: 17)은 커패시터의 제1 전극으로 동작한다. 폴리실리콘 충전층(17)은 전형적인 NO (질화물/산화물) 층(18) 및 TEOS SiO2칼라 층(collar layer: 19)에 의해 실리콘 기판(11)과 측면의 대부분이 절연된다. 도 1에 명백하게 도시된 바와 같이, TEOS SiO2재료로 채워진 리세스는 커패시터의 측면 절연에 대한 경계를 만들기 위하여 절연 영역(20)을 형성한다. 절연 영역(20)은 폴리실리콘 충전층(17)의 상측면(20')에서 캡(cap)을 추가로 제공한다. 개구부(21)는 게이트 도체 스택(12)에 형성되어 있다. 이러한 개구부의 측벽은 스페이서(22)를 형성하도록 100 nm 두께의 실리콘 질화물층이 도포되어 있다. 매우 얇은 막인 (수 nm) 산화-질화물 장벽 라이너(oxi-nitride barrier liner: 23)는 반도체 구조에 블랭킷 증착(blanket deposited)된다.
그리고 나서, 반도체 구조(10)에는 도 2에 도시된 400 nm 두께의 보로-포스포-실리케이트 글래스(BPSG) 층(24)이 도포된다.
다음으로, 도 3을 참조하면, 감광성 재료가 반도체 구조로 도포된다. 적합한 재료는 일본 도쿄에 소재하는 TOKYO OHKA KOGIO, Ltd사가 제조하고 판매하는 THNR IP 3650 TOK이라는 상표의 포토레지스트이며 850 nm 정도의 두께가 적당하다. 증착 후, 포토레지스트층(25)은 패턴이 형성된 층, 즉 마스크(25)를 남기기 위해 규격대로 베이킹, 노광 및 현상된다. 이러한 마스크(25)는 개구부(21) 내의 실리콘 기판(11)의 표면에서 스트랩의 위치를 정하기 위해 사용된다.
다음으로, SS 마스크(25)가 형성된 후, 폴리실리콘 충전층(17)의 상측면을 노출하기 위한 식각 단계가 계속된다. 웨이퍼는 일본 도쿄에 소재하는 TOKYO OHKA KOGIO, Ltd사가 제조한 TEL 85 SDRM이라는 RIE 식각 장치에 배치되어 C4F8/CO/Ar 화학 물질을 사용하여 식각된다. 이러한 화학 물질은 BPSG 층(24)을 강하게 공격하는 매우 적극적인 식각 혼합물이다. 이러한 단계 중에, 산화-질화물 라이너(23) 및 TEOS SiO2캡 영역(20')은 개구부(21)에서 제거된다. 이러한 식각 단계의 결과로서, 스트랩 개구부라고 칭하는 개구부(도 4의 26)가 형성되고, 이러한 개구부는 실리콘 기판(11)의 일부 영역과 폴리실리콘 충전층(17) 상측면을 노출시킨다. PS 제조 공정의 이러한 단계에서, 인 이온 주입 단계가 수행된다. 보호되지 않은 실리콘 기판(11)의 영역은 N형으로 도핑되어, 도 4의 드레인 영역(27)으로 예시되는 IGFET의 소스와 드레인 영역을 형성하게 된다.
도 5에 도시된 바와 같이, 400 nm 두께의 비소(砒素)로 도핑된 폴리실리콘층(28)은 반도체 구조(10) 상으로 LPCVD를 사용하여 등각으로(conformally) 증착된다.
이제, 폴리실리콘 플러그 충전 개구부(polysilicon plug filling opening: 26)가 형성된다. 이러한 목적으로, 반도체 구조(10)는 미국 캘리포니아 산타 클라라에 소재하는 Applied Materials Inc.사에 의해 제조된 AME 5000 mark II라는 MERIE 플라즈마 식각 장치에 배치되고, 두 단계의 공정에 따라 적당한 SF6화학 물질로 식각된다.
제1 부단계(sub-step)의 목적은 대략적으로 평탄화하기 위하여 도핑된 폴리실리콘 재료층(28)을 대략 BPSG 층(24) 상측면에 닿을 때까지 균일하게 제거하려는 것이다. 이러한 목적을 위하여, SF6기체가 사용되는 데, 이러한 기체가 도핑된 폴리실리콘은 BPSG재료보다 더 빨리 (식각비는 8:1임) 식각하기 때문이다. 최종적인 구조는 도 6에 도시되어 있고, 폴리실리콘 플러그 충전 개구부(26)가 도면 부호(28')으로 표시되어 있다.
이러한 제1 단계의 공정 파라미터는 다음과 같다:
SF6: 90 sccm
압력 : 200 mTorr
RF 출력: 70 Watt
다음으로, 바람직한 스트랩을 생성하기 위하여 도핑된 폴리실리콘 플러그(28')의 두께를 스트랩 개구부(26)까지 감소시키기 위하여, 제2 부단계가 동일한 공정 조건으로 동일한 챔버 내에서 수행된다. 도 7에 명백히 도시된 바와 같이, 이러한 제2 부단계의 목적은 산화-질화물 라이너(23) 표면에 의해 정해지는 레벨의 약간 밑으로 이 도핑된 폴리실리콘 스트랩(28)의 상부를 두도록 하는 것이다. 이러한 두 부단계의 식각은 각각의 부단계에 대해 한 파장 씩 두 개의 서로 다른 파장을 사용하는 외부의 간섭계를 사용하는 식각 단점 시스템(etch end point system)에 의해 감시된다. 이로써 폴리실리콘 스트랩 제조 공정이 완료된다.
불행하게도, 제1 식각 부단계(sub-etch step)는 동일한 웨이퍼 내에서 일반적으로 1 시그마에서 10% 정도의 매우 좋지 않은 균일성을 가지고 있다. 식각비 균일성은 도핑된 폴리실리콘층(28) 내의 비소 원자의 분포, 두 식각 부단계 중에 사용되는 화학 물질, 반응기 설계 및 챔버의 청정 조건을 포함하는 다수의 인자에 따라 달라진다. 결과적으로, 도핑된 폴리실리콘층(28)의 식각비는 식각되는 웨이퍼의 지역에 따라 매우 달라진다. 따라서, 제1 식각 부단계는 그 목적이 도핑된 폴리실리콘층(28)을 대략적으로 평탄화시키는 것이며 웨이퍼 표면의 지역에 따라 도핑된 폴리실리콘을 과도하게 남기거나 제거할 수 있다. 제1 식각 부단계는 원래 정확하지 않으며, 이는 도핑된 폴리실리콘층(28)의 두께(400 nm)가 비교적 중요하기 때문이다. 마지막으로, 도 6의 구조의 공정 단계에서 제2 식각 부단계가 수행되면, 폴리실리콘 플러그(28')의 두께가 동일한 웨이퍼 내에서도 개구부에 따라 서로 달라진다. 식각 공정의 두 부단계가 수행된 후, 이러한 불균일성의 첫 번째 결과로서 동일한 웨이퍼 내에서 양호한 스트랩(도 8a), 속이 빈(empty) 스트랩(도 8b) 및 충분히 식각되지 않은 스트랩(도 8c)을 볼 수 있다. 속이 빈 스트랩에 관한 한, 스트랩의 보전이 어렵다는 것이 명백하다. 속이 빈 스트랩은 소위 개방 접점을 만들고, 즉 커패시터 상부 전극과 IGFET 드레인 영역 사이에 전기적 접점이 없을 수 있고, 이는 다시 기능을 하지 않는 메모리 셀(non-functional memory cell)을 만들게 된다. 한편, 충분히 식각되지 않은(not-etched enough) 스트랩은 후속되는 접점 형성을 어렵게 한다. 이렇게 결함을 가진 스트랩은 최종 검사 수율을 매우 나쁘게 한다.
더욱이, 이러한 식각 불균일성의 두 번째 결과로서, 제1 부단계(sub-step)에서 식각 단점 검출이 정확하지 않다.
따라서, 본 발명의 목적은 패턴이 형성된 BPSG층 상에 형성된 비소로 도핑된 폴리실리콘층을 균일한 식각비로 플라즈마 식각하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 패턴이 형성된 BPSG 층의 개구부내에서 비소로 도핑된 폴리실리콘 스트랩을 플라즈마 식각에 의해 웨이퍼 내에서 두께 균일성이 좋도록 형성하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 패턴이 형성된 BPSG 층의 개구부 내에서 비소로 도핑된 폴리실리콘 스트랩을 플라즈마 식각에 의해 형성하는 방법에서, 플라즈마 식각 공정이 광학적 식각 단점 시스템(optical etch end point system)에 의해 매우 정확하고 확실하게 완료되는 방법을 제공하는 것이다.
이러한 목적 및 기타 관련된 목적을 이루기 위해서, 본 발명의 방법은 전술한 단점을 제거하도록 한다. 본 발명의 방법에 따르면, 패턴이 형성된 BPSG와 같은 유전층 위에 비소로 도핑된 폴리실리콘층을 균일한 식각비로 플라즈마 식각하도록 하는 시스템 및 공정이 함께 개선된 것을 개시하고 있다.
웨이퍼 주변과 그 위에 완벽한 플라즈마 분위기를 만들기 위하여 정전기적 지지 장치(electrostatic chuck device)를 사용하여 식각 공정 중에 웨이퍼를 지지하도록 시스템이 개선된다. 예를 들어, S3 정전기적 지지 장치와 일체화된 MxP 산화물 챔버를 제공하는 AME 5000 내에서 식각 공정이 수행될 수 있다. 한편, 불순물에 반응성이 없으며(non-dopant sensitivity) 선택성이 없는 화학 물질을 사용하여 공정이 개선된다. 백분율로 11/8.6/80.4의 비율을 갖는 NF3/CHF3/N2기체 혼합물이 이러한 면에서 적당하다. 식각 시간은 BPSG 층 노출에서 신호 전이를 검출하는데 적합하도록 광학적 식각 단점 검출 시스템에 의해 매우 정확히 제어된다. 약간 과도 식각되도록 공정이 계속된다.
DRAM 칩에서 도핑된 폴리실리콘 스트랩을 형성하는데 사용되는 경우, 과도하게 식각되거나 불충분하게 식각되는 것을 방지할 수 있어서, 도핑된 폴리실리콘 스트랩 두께는 웨이퍼 내의 모든 개구부에서 매우 균일하다. 결과적으로, 속이 비거나 충분히 식각되지 않은 결함이 있는 스트랩의 수는 매우 감소하여 최종 검사 수율이 상당히 증가하게 된다.
본 발명의 특성인 신규한 특징은 첨부된 특허 청구 범위에 개시되어 있다. 그러나 이러한 목적과 기타 목적 및 장점 뿐 아니라 발명 그 자체는 첨부된 도면을 참조하여 예시된 바람직한 실시예의 상세한 설명을 참조하여 가장 잘 이해될 수 있다.
도 1 내지 도 7은 도핑된 폴리실리콘 스트랩(strap) 형성 단계가 순서대로 진행되는 반도체 구조를 도시하는 도면이다.
도 8a, 도 8b 및 도 8c는 각각 양호한 도핑된 폴리실리콘 스트랩, 속이 빈 도핑된 폴리실리콘 스트랩 및 충분히 식각되지 않은 도핑된 폴리실리콘 스트랩을 도시하는 도면이다.
도 9 및 도 10은 본 발명에 따라 플라즈마 식각 단계가 수행되는 경우에 도핑된 폴리실리콘 스트랩 형성 단계를 밟게 되는 도 5의 반도체 구조를 도시하는 도면이다.
본 출원의 발명자들은 웨이퍼 플라즈마 분위기와 식각 화학 물질 모두가 제1 식각 부단계 중에 변하는 경우에만 종래 기술의 플라즈마 식각 공정이 크게 개선될 수 있다는 사실을 발견했다.
첫째, 웨이퍼 표면 전체에서 이상적으로 균일한 플라즈마를 사용하여 도핑된 폴리실리콘층을 식각하여야 하며, 이는 웨이퍼를 정전기적 지지 장치(electrostatic chuck device: ECD)에 배치한 경우에만 가능하다. 정전기 웨이퍼 홀딩은 반도체 웨이퍼의 진공 취급 및 처리 분야에서 여러 가지 측면에서 가장 바람직한 홀딩 방법이 되어 가고 있다. 그러나, 본 발명에서 중요한 특징은 웨이퍼 홀더의 다른 형태에서 일반적으로 사용되는 클램프 (또는 그리퍼)가 없다는 점이다. 클램프가 없기 때문에 오염의 원인을 감소시키게 된다. 클램프가 없으면 웨이퍼를 취급하고 처리하는 동작 중에 웨이퍼에 흠이 덜 생기게 된다. 그 결과, 실리콘 입자에 의해 웨이퍼가 덜 오염되게 된다. 본 출원의 발명자들은 이러한 클램프가 플라즈마 분위기에서 웨이퍼 상의 변형을 가져오며, 이러한 변형이 전술한 식각 공정을 저하시킨다는 것을 관측하였다.
둘째, 패턴이 형성된 BPSG 층 상에 균일한 식각비로 형성된 비소로 도핑된 폴리실리콘층을 식각하는 공정을 개선시키기 위하여, (1) 화학 물질은 불순물(dopant)에 반응성이 없어야 한다. 즉, 화학 물질은 도핑된 폴리실리콘층에서 비소 원자 농도나 분포에 관계없이 동일한 식각비를 가져야 하며, (2) 도핑된 폴리실리콘과 BPSG 재료 사이에 선택성이 없어야 한다. NF3/CHF3/N2식각 화학 물질이 이러한 면에서 적합하다는 것이 발견되었다.
시스템과 공정이 모두 개선되는 경우, 새로운 식각 공정은 고려 중인 웨이퍼 표면에서 구역에 관계없이 도핑된 폴리실리콘 식각 공정의 제1 부단계의 끝부분에서 완전히 평탄화된 구조를 제공할 수 있다. 이는 두께 제거 균일성 측면에서 과감한 개선의 직접적인 결과이다. 제2 식각 부단계가 본질적으로 양호하지 않은 균일 공정이나 비교적 짧은 시간 동안 수행되어 전체 식각 공정에는 나쁜 영향을 주지 않기 때문에 제2 식각 부단계 동작 조건을 변화시키지 않는다. 최종적인 결과로서, 도핑된 폴리실리콘 스트랩 두께가 동일 웨이퍼 내의 모든 개구부에서 더 양호하게 균일하기 때문에, 속이 비고(empty) 충분히 식각되지 않는 스트랩의 수는 매우 감소하여 최종 테스트 수율(final test yield)을 크게 증가시킨다.
신규한 두 단계의 식각 공정이 이하에서 상세히 설명된다. 식각 공전은 전술한 석영 포커스 링을 가진 S3 정전기적 지지 장치를 가지며 전술한 AME 5000의 MxP 산화물 챔버에서 수행된다.
제1 식각 부단계의 공정 파라미터는 이하에서 주어진다. 본 발명의 방법을 실시하기 위하여 백분율로 11/8.6/80.4의 비율을 갖는 NF3/CHF3/N2기체 혼합물이 모든 측면에서 적합하다.
NF3: 9 sccm
CHF3: 7 sccm
N2: 65 sccm
압력: 50 mTorr
RF 출력: 500 Watt
NF3/CHF3비 (일반적으로 9:7임)는 매우 중요하다. N2는 이러한 기체 혼합물의 활성 성분을 희석하기 위한 캐리어로서 사용되는 불활성 기체이다. 이러한 화학 물질은 선택성이 없다. 실제, 105 nm/min로 도핑된 실리콘을 식각하고 120 nm/min으로 BPSG 재료를 식각한다. 이러한 화학 물질이 TEOS SiO2와 Si3N4와 같은 기타 유전 물질에 대해서도 효율적이라는 것에 주의하여야 한다.
BPSG (또는 TEOS SiO2) 재료가 사용될 때, BPSG의 아래층(underlying layer)이 노출되는 것이 매우 정확하고 확실하게 검출할 수 있는 광학적 식각 단점 검출에 의해 식각 공정이 바람직하게 제어되며, 이러한 식각 공정은 이제 상세히 설명될 것이다. CO 라인(483.5 nm)의 발광(emission)이 선택된다. 이러한 발광의 파워는 도핑된 폴리실리콘층(28)을 식각하는 제1 식각 부단계 동작 내내 매우 낮다. BPSG 층(24)의 상측면에 도달하면, CHF3로부터의 탄소 및 BPSG 재료의 산소가 서로 결합하여 즉각적으로 CO 라인을 발광하며, 이는 매우 급속히 증가하여서 매우 뚜렷한 강도 신호의 전이(intensity signal transition)를 만들게 된다. 결과적으로, BPSG 층(24) 위의 도핑된 폴리실리콘층(28)을 전체적으로 제거하는 것이 즉시 검출된다. 도핑된 폴리실리콘 제거 동작은 AME 5000 장치 내에 탑재된 광학적 식각 단점 시스템에 의해 감시될 수 있으나, 외부 감시 시스템도 또한 사용될 수 있다. 전술한 신규한 동작 조건을 사용하면, 식각 시간은 대략 200 초이다. 도핑된 폴리실리콘층(28)의 식각비는 (종래 기술에서 보고된 10%에 비하여) 일반적으로 2%로서 웨이퍼 표면의 전체에 걸쳐 매우 균일하게 되어, 도핑된 폴리실리콘 플러그(28') 두께가 동일 웨이퍼 내의 모든 스트랩 개구부에서 실질적으로 일정하게 된다.
약간 과도 식각되도록 계속 식각하여 BPSG 층(24) 상측면 아래로 수 나노미터 정도까지 식각한다. 제2 부단계의 시간이 가능한 가장 짧게 되도록 이러한 과도 식각이 사용된다. NF3/CHF3/N2화학 물질은 선택성이 없으며, BPSG 재료 및 도핑된 폴리실리콘 재료는 실질적으로 동일한 비율로 제거되어서, 이전에 얻었던 우수한 식각 균일도 및 평탄도를 유지할 수 있다. 13% (26초)의 과도 식각은 공학적 검사를 통해 실험적으로 결정된 것인데 적합한 것으로 증명되었다. 도 9에서 명백하게 도시된 바와 같이, 이러한 과도 식각은 BPSG 층(24)이 선택성이 낮기 때문에 그 표면부(29)를 제거한다. 그러나, 후속하는 웨이퍼 제조 공정의 단계를 수행하는 모든 면에서 BPSG 층(24)의 남아 있는 두께로서도 충분하다. 과도 식각 중에 각각의 도핑된 폴리실리콘 및 BPSG 식각비는 계속 매우 유사하게 된다.
이제, 제2 부단계가 전술한 AME 500 Mark II 내에서 동일한 동작 조건으로 수행된다. 제2 부단계가 매우 짧은 시간 (일반적으로 20초) 동안 수행되기 때문에 제1 부단계 후에 얻은 우수한 균일성이 보존된다. 완성된 구조는 도 10과 같다.
따라서, 본 발명에 따른 방법에 의해, 패턴이 형성된 BPSG 층의 개구부내에서 비소로 도핑된 폴리실리콘 스트랩을 플라즈마 식각하는 경우에 폴리실리콘 스트랩을 웨이퍼 내에서 두께 균일성이 좋도록 형성할 수 있다. 또한, 광학적 식각 단점 시스템에 의해 플라즈마 식각 공정을 매우 정확하고 확실하게 완료시킬 수 있다.

Claims (5)

  1. 기판 위에 놓여지고 패턴이 형성된 보로-포스포-실리케이트 글래스(boro-phospho-silicate-glass: BPSG) 층 상에 형성되고, 적어도 하나의 개구부를 갖는 비소(砒素)로 도핑된 폴리실리콘층을 플라즈마 식각하는 방법에 있어서,
    a) 상기 기판이 탑재되는 정전기적 지지 장치(electrostatic chuck device) 를 가지는 플라즈마 식각 반응기를 제공하는 단계;
    b) 상기 반응기 내에서, 불순물에 반응성이 없으며(non-dopant sensitive) 선택성이 없는 NF3/CHF3식각 혼합물과 불활성 기체 캐리어 기체를 포함하는 플라즈마를 제공하는 단계―여기서 NF3/CHF3비율은 대략 9:7임―; 및
    c) 상기 도핑된 폴리실리콘층을 대략 상기 BPSG 상층면에 닿을 때까지 식각 하기에 충분한 시간 동안 상기 플라즈마에 도핑된 폴리실리콘을 노출하는 단 계
    를 포함하는 플라즈마 식각 방법.
  2. 제1항에 있어서,
    상기 NF3/CHF3/N2식각 혼합물이 백분율로 대략 11/8.6/80.4의 비율을 가지는 플라즈마 식각 방법.
  3. 제1항에 있어서,
    상기 개구부에서 도핑된 폴리실리콘을 약간 과도 식각하기 위해 짧은 시간 동안 상기 플라즈마 식각이 계속되는 플라즈마 식각 방법.
  4. 제3항에 있어서,
    상기 과도 식각 시간은 플라즈마 식각 시간의 13% 정도와 같은 플라즈마 식각 방법.
  5. 제1항에 있어서,
    상기 BPSG 층의 노출이 CO 선에 의해 발광되는 강도 신호의 뚜렷한 전이(sharp transition)에 의해 검출되는 플라즈마 식각 방법.
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