KR19990061864A - Parallel header error control value calculation circuit - Google Patents
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Abstract
본 발명은 헤더 오류 제어값을 계산하는 회로에 관한 것이다. 본 발명에 의한 헤더 오류 제어값 계산 회로는, 복수개의 비트의 헤더 입력값을 병렬로 입력하는 복수개의 XOR 게이트를 포함하는 입력부; 시스템 클럭에 의하여 상기 입력부로부터 출력되는 값들을 상기 복수개의 입력 비트 단위로 처리하는 레지스터부; 및 상기 레지스터부의 출력값에 헤더 오류 제어를 위하여, 송신 전에 특정값을 헤더의 제5바이트에 더해주는 중복 순환 검사부를 포함하는 것임을 특징으로 한다. 본 발명에 의한 병렬 방식의 헤더 오류 제어값 계산 회로는, 비트 단위로 처리하지 않고, 헤더값을 병렬로 입력하여 병렬로 출력할 수 있음으로 인하여 직렬/병렬 변환 회로가 필요하지 않는 장점이 있다.The present invention relates to a circuit for calculating a header error control value. A header error control value calculation circuit according to the present invention includes an input unit including a plurality of XOR gates for inputting a plurality of bits of header input values in parallel; A register unit for processing values output from the input unit by a system clock in units of the plurality of input bits; And a redundancy cyclic checker for adding a specific value to the fifth byte of the header before transmission to control header error in the output value of the register. The parallel header error control value calculation circuit according to the present invention has an advantage of not requiring a serial / parallel conversion circuit because the header values can be input in parallel and output in parallel without processing in units of bits.
Description
본 발명은 헤더 오류 제어값 계산 회로에 관한 것으로서, 특히 병렬 방식의 헤더 오류 제어값 계산 회로에 관한 것이다.The present invention relates to a header error control value calculation circuit, and more particularly, to a header error control value calculation circuit in a parallel manner.
헤더 오류 제어(Head Error Control, 이하에서 'HEC'라 함) 기능은 셀 헤더 전체를 대상으로 하여 단일 비트 오류의 정정 기능과 다중 비트 오류의 검출 기능을 제공하는 것이다. 이것은 헤더의 첫 4바이트에 대하여 순환 중복 검사(CRC)를 하여서 그 결과를 5번째 바이트에 기록하여 두었다가, 수신측에서 이 과정을 반복한 후 그 결과를 검사함으로써 가능하게 되는 기능이다.The header error control function (hereinafter referred to as 'HEC') is to provide a function of correcting a single bit error and detecting a multiple bit error for the entire cell header. This function is made possible by performing a cyclic redundancy check (CRC) on the first 4 bytes of the header, recording the result in the 5th byte, and then repeating the process on the receiving end and checking the result.
헤더 오류 제어를 위하여 사용하는 부호는 생성 다항식이 x8+x2+x+1인 순환 부호이다. 즉, 헤더의 첫 4바이트를 31차의 2진 다향식으로 표시하고, 이에 x8를 곱한 후 생성 다항식으로 나눈 나머지의 계수를 HEC 구간에 기록하고, 수신측에서는 이를 확인하는 것이다. 이때 사용되는 모든 계산은 2진 계산이다.The code used for header error control is a recursive code whose generation polynomial is x 8 + x 2 + x + 1. That is, the first 4 bytes of the header are represented by the 31st-order binary polynomial, multiplied by x 8 , and the remaining coefficients divided by the generated polynomial are recorded in the HEC interval, and the receiving side confirms this. All calculations used are binary calculations.
도1은 종래 기술에 의한 8비트 헤더 오류 제어 계산 회로이다.1 is an 8-bit header error control calculation circuit according to the prior art.
종래의 회로에서는 HEC를 직렬로 생성한다. 즉, 도1에 도시된 바와 같이, ATM 셀의 헤더값중 HEC를 뺀 나머지 32비트(4바이트×8비트)값을 직렬로 HEC 생성 회로에 입력한다. 따라서 비트 단위로 처리하였고, 8번의 클럭을 통하여 HEC0으로부터 HEC7까지의 8비트 HEC가 1비트씩 생성되었다. 이와 같이 헤더 오류 제어를 위하여 생성 다항식 x8+x2+x+1인 순환 부호로 헤더의 첫 4바이트를 직렬로 처리하면, CRC 과정을 거쳐서 HEC 8바이트를 만들어내는데 직렬에서 병렬로 변환하는 회로가 부가적으로 필요하게 된다.In conventional circuits, HECs are generated in series. That is, as shown in Fig. 1, 32 bits (4 bytes x 8 bits) of the header value of the ATM cell minus the HEC are input to the HEC generation circuit in series. Therefore, processing was performed in units of bits, and 8-bit HECs from HEC0 to HEC7 were generated by one bit through eight clocks. In this way, if the first 4 bytes of the header are processed serially with a cyclic code of generation polynomial x 8 + x 2 + x + 1 for header error control, the circuit converts serial to parallel to generate 8 bytes of HEC through the CRC process. Additionally required.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 HEC를 생성하는데 있어서, 비트 단위로 처리하지 않고, 헤더값을 병렬로 입력하여 병렬로 출력할 수 있음으로 인하여 직렬/병렬 변환 회로가 필요하지 않은 HEC 계산 회로를 제공하는데 있다.The present invention is to solve the problems of the prior art as described above, an object of the present invention is to generate a HEC, because the header values can be input in parallel to output in parallel without processing in units of bits An HEC calculation circuit is provided that does not require a serial / parallel conversion circuit.
도1은 종래 기술에 의한 8비트 헤더 오류 제어값 계산 회로,1 is an 8-bit header error control value calculation circuit according to the prior art;
도2는 본 발명에 의한 8비트 헤더 오류 제어값 계산 회로,2 is an 8-bit header error control value calculation circuit according to the present invention;
도3은 본 발명에 의한 16비트 헤더 오류 제어값 계산 회로.3 is a 16-bit header error control value calculation circuit according to the present invention.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에 의한 HEC 계산 회로는, 복수개의 비트의 헤더 입력값을 병렬로 입력하는 복수개의 XOR 게이트를 포함하는 입력부; 시스템 클럭에 의하여 상기 입력부로부터 출력되는 값들을 상기 복수개의 입력 비트 단위로 처리하는 레지스터부; 및 상기 레지스터부의 출력값에 헤더 오류 제어를 위하여, 송신 전에 특정값을 헤더의 제5바이트에 더해주는 중복 순환 검사부를 포함하는 것임을 특징으로 한다.In order to achieve the above object, the HEC calculation circuit according to the present invention, the input unit including a plurality of XOR gate for inputting the header input value of the plurality of bits in parallel; A register unit for processing values output from the input unit by a system clock in units of the plurality of input bits; And a redundancy cyclic checker for adding a specific value to the fifth byte of the header before transmission to control header error in the output value of the register.
상기한 본 발명에 의한 HEC 계산 회로에서, 상기 복수개의 입력 비트는 8비트이고, 상기 헤더 오류 제어값 계산 회로는 8비트, 즉 1바이트 단위로 병렬 처리할 수 있다.In the HEC calculation circuit according to the present invention, the plurality of input bits are 8 bits, and the header error control value calculation circuit can perform parallel processing in units of 8 bits, that is, 1 byte.
또한, 상기한 본 발명에 의한 HEC 계산 회로에서, 상기 복수개의 입력 비트는 16비트이고, 상기 헤더 오류 제어값 계산 회로는 헤더 앞부분의 4바이트를 2바이트씩 나누어서 16비트 단위로 병렬 처리할 수도 있다.Also, in the HEC calculation circuit according to the present invention, the plurality of input bits are 16 bits, and the header error control value calculation circuit may divide four bytes at the head of the header into two bytes and perform parallel processing in units of 16 bits. .
이하에서 첨부된 도면을 참조하면서 본 발명의 실시예들을 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
도2는 본 발명에 의한 8비트 헤더 오류 제어값 계산 회로이다.2 is an 8-bit header error control value calculation circuit according to the present invention.
I0 내지 I7의 헤더 입력값이 도2a에 도시된 바와 같이, XOR 게이트로 구성된 8개의 입력 회로에 입력된다. 상기 8개의 입력 회로 각각의 출력인 D1 내지 D7은 도2b에 도시된 바와 같이, 두 개의 4비트 레지스터에 각각 입력된다. 중복 순환 검사(CRC)는, 두 개의 4비트 레지스터에서 'SYSCLK'에 의하여 바이트 단위로 처리된다. 헤더 오류 제어 성능을 위하여 그에 따른 결과값인 Q0 내지 Q7은 도2c에서 보이는 바와 같이 송신전에 '01010101'을 결과값 즉 헤더의 5번째 바이트에 더해 줌으로써 최종적인 HEC값인 HEC0 내지 HEC7의 HEC값을 얻는다.Header input values of I0 to I7 are input to eight input circuits composed of XOR gates, as shown in Fig. 2A. The outputs D1 to D7 of each of the eight input circuits are respectively input to two 4-bit registers, as shown in FIG. 2B. Redundant Cyclic Check (CRC) is handled in bytes by 'SYSCLK' in two 4-bit registers. For the header error control performance, the resultant values Q0 to Q7 are obtained by adding '01010101' to the result value, that is, the fifth byte of the header before transmission, as shown in FIG. 2C to obtain the HEC values of the final HEC values HEC0 to HEC7. .
비트 단위로 처리하는 종래의 기술과는 달리, 상기한 바와 같이, 바이트 단위로 처리하는 것은 직렬 처리시의 클럭보다 1/8느린 클럭 속도로도 처리할 수 있을 뿐만 아니라, 병렬로 출력되는 HEC값을 그래도 적용할 수 있는 장점이 있다.Unlike the conventional technique of processing in units of bits, as described above, processing in units of bytes can be processed not only at a clock rate 1/8 slower than the clock in serial processing, but also in HEC values output in parallel. There is an advantage that can be applied though.
도3은 본 발명에 의한 16비트 헤더 오류 제어값 계산 회로이다.3 is a 16-bit header error control value calculation circuit according to the present invention.
도3은, 도2에 도시된 8비트 헤더 오류 제어값 계산 회로를 더욱 확장하여 16비트(2바이트) 단위로 처리하는 헤더 오류 제어값 계산 회로이다.3 is a header error control value calculation circuit that further extends the 8-bit header error control value calculation circuit shown in FIG. 2 and processes it in units of 16 bits (2 bytes).
도3과 같은 2바이트 단위의 헤더 오류 제어값 계산 회로에서는, 헤더의 앞 부분의 4바이트를 2바이트씩 나누어서 헤더의 입력값 I0 내지 I15를 도3에 도시된 바와 같이, XOR 게이트로 입력된 16개의 입력 회로에 입력한다. 상기 16개의 입력 회로의 출력인 D0 내지 D15는 도2b에 도시된 바와 같이, 4개의 4비트 레지스터들에 각각 입력된다. 중복 순환 검사(CRC)는, 4 개의 4비트 레지스터에서 'SYSCLK'에 의하여 16비트 단위로 처리된다. 헤더 오류 제어 성능을 위하여 그에 따른 결과값인 Q0 내지 Q15은 도3c에서 보이는 바와 같이 송신전에 '0101010101010101'을 결과값 즉 헤더의 5번째 바이트에 더해 줌으로써 최종적인 HEC값인 HEC0 내지 HEC15의 HEC값을 얻는다.In the two-byte header error control value calculation circuit as shown in Fig. 3, the four input bytes of the header are divided by two bytes so that the input values I0 to I15 of the header are input to the XOR gate as shown in Fig. 3. To the two input circuits. The outputs of the sixteen input circuits D0 through D15 are input to four four bit registers, respectively, as shown in FIG. 2B. Redundant cyclic check (CRC) is processed in units of 16 bits by 'SYSCLK' in four 4-bit registers. For the header error control performance, the resultant values Q0 to Q15 are obtained by adding '0101010101010101' to the result value, that is, the fifth byte of the header, before the transmission as shown in FIG. 3C to obtain the HEC values of the final HEC values HEC0 to HEC15. .
도3에 도시된 바와 같이 16비트 단위로 처리하는 HEC 계산 회로는 UTOPIA(Universal Test of Operation Physical layer Interface) 16비트 처리부에서 ATM 셀 처리를 보다 간편하게 처리할 수 있도록 한다.As shown in FIG. 3, the HEC calculation circuit processing in units of 16 bits makes it easier to process ATM cell processing in a 16-bit UTOPIA (Universal Test of Operation Physical Layer Interface) processor.
이상에서 설명한 바와 같이, 본 발명에 의한 병렬 방식의 헤더 오류 제어값 계산 회로는, 비트 단위로 처리하지 않고, 헤더값을 병렬로 입력하여 병렬로 출력할 수 있음으로 인하여 직렬/병렬 변환 회로가 필요하지 않는 장점이 있다.As described above, the parallel error control value calculation circuit of the present invention requires a serial / parallel conversion circuit because the header values can be input in parallel and output in parallel without being processed in units of bits. There is an advantage that does not.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970082157A KR19990061864A (en) | 1997-12-31 | 1997-12-31 | Parallel header error control value calculation circuit |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019970082157A KR19990061864A (en) | 1997-12-31 | 1997-12-31 | Parallel header error control value calculation circuit |
Publications (1)
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| KR19990061864A true KR19990061864A (en) | 1999-07-26 |
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|---|---|---|---|
| KR1019970082157A KR19990061864A (en) | 1997-12-31 | 1997-12-31 | Parallel header error control value calculation circuit |
Country Status (1)
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| KR (1) | KR19990061864A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100456460B1 (en) * | 2001-12-19 | 2004-11-10 | 한국전자통신연구원 | Detector of Frame Header Error in MODEM |
-
1997
- 1997-12-31 KR KR1019970082157A patent/KR19990061864A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100456460B1 (en) * | 2001-12-19 | 2004-11-10 | 한국전자통신연구원 | Detector of Frame Header Error in MODEM |
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