KR100456460B1 - Detector of Frame Header Error in MODEM - Google Patents
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Abstract
본 발명은 프레임 헤더의 오류 검출을 위한 일련의 과정을 병렬 처리함으로써, 프레임 전송 속도 지연을 최소화하여 데이터 전송률을 높일 수 있는 전화선 모뎀에서의 프레임 헤더 오류 검출장치에 관한 것으로, 본 발명은, 헤더검사순번(HCS) 활성 신호가 인가 되었을 때 헤더검사순번(HCS) 계산을 수행하기 위한 제어 신호를 발생하고, HCS 계산 과정에서 요구되는 곱셈을 수행하기 위한 제어 신호를 발생하는 HCS 제어수단; 상기 HCS 제어수단의 제어에 의해 송신 입력 데이터로부터 HCS 계산을 수행하여 HCS를 출력하는 HCS 송신 계산수단; 및 상기 HCS 제어수단의 제어를 받아 곱셈을 수행하는 HCS 곱셈수단을 포함하되, 상기 HCS 송신 계산수단은 상기 송신 입력 데이터로부터 순환중복검사(CRC)를 계산하여 그 결과를 상기 HCS 곱셈수단으로 제공하고, 상기 HCS 곱셈수단은 상기 HCS 송신 계산수단으로부터 제공된 상기 CRC 값에 특정 데이터 H(x)를 곱하여 상기 HCS 제어수단의 제어를 받아 상기 HCS 송신 계산수단으로 제공하고, 상기 HCS 송신 계산수단은 상기 HCS 곱셈수단으로부터 제공된 출력으로 CRC 계산을 수행하여 HCS 값을 출력하는 것을 특징으로 한다.The present invention relates to an apparatus for detecting a frame header error in a telephone line modem that can increase the data rate by minimizing the frame rate delay by parallel processing a series of processes for error detection of the frame header. HCS control means for generating a control signal for performing a header check sequence (HCS) calculation when a turn signal (HCS) activation signal is applied, and generating a control signal for performing a multiplication required in the HCS calculation process; HCS transmission calculation means for performing HCS calculation from transmission input data under the control of the HCS control means and outputting the HCS; And HCS multiplication means for performing multiplication under the control of the HCS control means, wherein the HCS transmission calculation means calculates a cyclic redundancy check (CRC) from the transmission input data and provides the result to the HCS multiplication means. The HCS multiplication means multiplies the CRC value provided by the HCS transmission calculation means with a specific data H (x) to provide the HCS transmission calculation means under the control of the HCS control means, and the HCS transmission calculation means is the HCS. A CRC calculation is performed on the output provided from the multiplication means, and the HCS value is output.
Description
본 발명은 전화선 모뎀을 이용한 데이터 통신에서 프레임 헤더의 오류를 검출하기 위한 장치에 관한 것으로, 더욱 상세하게는 송신 단말에서 송신 프레임의 헤더를 추출하여 바이트(8bits) 단위로 헤더검사순번(HCS: Header Check Sequence)을 생성한 후, 프레임에 첨부하여 송신함으로써, 수신 단말에서 수신 프레임의 헤더를 추출하고, 바이트 단위로 헤더검사순번(HCS)의 오류를 검출하도록 하여 프레임 처리 속도를 향상시킬 수 있는 프레임 헤더 오류 검출장치에 관한 것이다.The present invention relates to an apparatus for detecting an error of a frame header in data communication using a telephone line modem, and more particularly, to extract a header of a transmission frame from a transmitting terminal and to check headers in bytes (8 bits). After generating a check sequence and attaching the frame to the frame, the receiving terminal extracts the header of the receiving frame and detects an error of the header checking sequence (HCS) on a byte basis to improve the frame processing speed. A header error detection device is provided.
본 발명은 기존 전화선을 이용하여 가정 내 홈 네트워크를 구축하기 위한 Home PNA(Phoneline Network Alliance) 기술의 프레임 처리 속도를 향상시키는데 이용된다.The present invention is used to improve the frame processing speed of Home Phoneline Network Alliance (PNA) technology for building a home network in a home using an existing telephone line.
데이터 통신에서 전송하고자 하는 데이터를 안전하게 목적지까지 송신하고, 수신된 데이터를 정확하게 복원하는 것은 전송 속도와 더불어 시스템의 성능을 결정하는 중요한 요소이다. 따라서, 정확한 데이터 송수신을 위하여 전송 데이터에일련의 과정(특정 데이터 생성 과정)을 거쳐 특정 데이터를 덧붙여 송신하고, 데이터 수신 시에 오류 검출 과정을 거쳐 수신 데이터의 정확성을 판단하는 방법 중 하나인 순환중복검색(CRC)방법이 사용되고 있다. 그런데, 데이터 통신 장치들의 전송 속도가 점점 고속화됨으로 인해, CRC 계산 과정을 직렬보다는 병렬로 처리하는 방법이 사용되고 있다.In data communication, the data to be transmitted safely to the destination and accurately restored the received data is an important factor in determining the performance of the system along with the transmission speed. Therefore, in order to transmit and receive data accurately, cyclic redundancy, which is a method of determining the accuracy of received data by transmitting specific data to a transmission data through a series of processes (specific data generation process) and performing an error detection process when receiving data. The CRC method is used. However, as the transmission speeds of data communication apparatuses become faster, a method of processing the CRC calculation in parallel rather than serially is used.
이러한 방법을 도1을 참조하여 상세히 설명하면 다음과 같다.This method is described in detail with reference to FIG. 1 as follows.
도1에 도시된 종래의 병렬 CRC 오류검출장치는 리셋신호를 입력받아 CRC처리 결과를 저장하는 수단을 초기화시키고, CRC시작 신호를 입력받아 새로운 데이터를 처리할 때마다 CRC처리 회로를 초기화하는 부정논리곱(NAND) 연산부(1)와, CRC처리를 위한 데이터를 입력받아 제어 로직에 따라 데이터를 처리한 후 출력하는 CRC 로직부(2)와, 상기 CRC 로직부(2)에서 출력되는 현 데이터의 유효함을 알리는 인에이블 신호를 입력받아 저장되어 있던 데이터를 출력하는 래치부(3)를 포함한다.The conventional parallel CRC error detection apparatus shown in FIG. 1 initializes a means for storing a CRC processing result by receiving a reset signal, and initializes a CRC processing circuit every time a new data is received by receiving a CRC start signal. A product (NAND) calculation unit 1, a CRC logic unit 2 that receives data for CRC processing and processes and outputs data according to control logic, and a current data output from the CRC logic unit 2. And a latch unit 3 for receiving an enable signal indicating validity and outputting stored data.
여기서 상기 CRC 로직부(2)는 배타적논리합(XOR) 게이트 로직부로, 출력 데이터를 상위 8비트와 하위 24비트로 분리하여 출력하도록 한다. 이에 따라 CRC처리 결과를 바이트 단위로 삽입하고자 할 때는 멀티플렉스된 결과를 사용하여야 한다.The CRC logic unit 2 is an exclusive logic sum (XOR) gate logic unit, and outputs the output data by separating the upper 8 bits and the lower 24 bits. Therefore, when inserting the CRC processing result by byte unit, the multiplexed result should be used.
도1에 도시된 종래의 병렬 CRC 오류 검출장치의 동작 과정을 설명하면, 초기 입력 데이터는 CRC 로직부(2)의 제어 로직을 통해 일련의 과정을 거친 후, 상위 8비트와 하위 24비트로 분리되어 출력된다. 그리고, 출력 비트 32비트 모두가 래치부(3)로 입력되고, 동시에 상기 32비트 중 상위 8비트를 다른 경로로 하여 출력한다. 래치부(3)에서는 입력된 32비트 중 하위 24비트만 출력으로 보내고, 동시에 입력된 32비트 모두를 다시 CRC 로직부(2)로 피드백시킨다. 이에 따라, 두 번째 입력 데이터 처리에 있어서는 먼저 번 출력되었던 피드백 된 데이터와 일련의 연산을 통해 출력되게 된다. 이와 같은 과정을 통해 CRC 동작을 수행하게 되면 1바이트에 대해 병렬 CRC를 수행하는 결과를 얻을 수 있다. CRC 오류를 검출 할 때는 위의 과정을 수행한 후 1바이트 출력이 모두 0(zero)이면 CRC 오류가 발생하지 않은 것으로 판단한다.Referring to the operation process of the conventional parallel CRC error detection device shown in Figure 1, after the initial input data through a series of processes through the control logic of the CRC logic section 2 is separated into upper 8 bits and lower 24 bits Is output. Then, all 32 bits of the output bits are input to the latch unit 3, and at the same time, the upper 8 bits of the 32 bits are output as another path. The latch unit 3 sends only the lower 24 bits of the input 32 bits to the output, and feeds back all 32 input bits simultaneously to the CRC logic unit 2. Accordingly, in the second input data processing, it is output through a series of operations and feedback data that has been output first. When the CRC operation is performed through the above process, the result of performing the parallel CRC for one byte can be obtained. When detecting CRC error, if 1 byte output is 0 (zero) after performing the above process, it is determined that CRC error does not occur.
이와 같은 종래 장치에 의하면 전송하고자 하는 데이터 입력이 종료되는 시점에서 CRC값이 계산되어 전송 데이터에 첨부되어 전송되고, 수신 단에서 수신 데이터로부터 계산된 CRC값이 모두 0(zero)이면 오류가 발생하지 않고 정상적으로 수신했다고 판단한다.According to the conventional apparatus, when the data input to be transmitted is terminated, the CRC value is calculated and attached to the transmission data, and when the CRC values calculated from the received data at the receiving end are all zeros, no error occurs. It is judged that it was received normally without.
전화선을 이용한 모뎀 기술인 Home PNA2.0에서는 가정 내 전화선의 선로 상태에 따라 유동적인 데이터 전송 속도를 가질 수 있도록 전송 프레임을 헤더, 페이로드, 트레일러(Trailer)의 세 부분으로 나누고, 헤더와 트레일러(Trailer)는 전송속도를 고정시키고, 페이로드(Payload)에 대해서는 전송속도를 변화시킬 수 있도록 한다. 특히, 헤더는 2비트/심볼(bits/symbol)에 심볼률(symbol rate)을 2MHz로 함으로써, 전화선로 상태가 매우 열악해도 단말간에 프레임의 헤더 정보를 4Mbps의 데이터 전송률로 송수신 할 수 있도록 한다. 이와 같이 프레임 헤더를 전송하는 이유는 프레임 전송 우선순위, 데이터 혼화기(scrambler) 초기값, 페이로드 전송속도, 목적지 주소(Destination Address), 발신지 주소(Source Address) 등 프레임을송수신하는데 매우 중요한 변수들을 포함하고 있기 때문이다. 또한, 이들 변수를 송수신하는 과정에서 발생하는 오류는 프레임 전체를 포기해야 하는 원인이 됨으로, 송신된 프레임의 헤더를 정확하게 복원하는 것은 시스템의 성능을 좌우하는 중요한 요인이 된다. 따라서, 프레임 헤더에 대해서 별도의 CRC를 계산하고, 계산된 CRC를 헤더에 첨부하여 전송함으로써, 수신 단말이 헤더의 정확한 복원을 수행할 수 있도록 한다.Home PNA2.0, a modem technology using telephone line, divides transmission frame into three parts such as header, payload, trailer, and header and trailer so that it can have flexible data transmission rate according to the line status of telephone line in home. ) Fixed the transmission rate, and changes the transmission rate for the payload. In particular, the header has a symbol rate of 2 MHz at 2 bits / symbol, so that even if the telephone line state is very poor, the header information of the frame can be transmitted and received between the terminals at a data rate of 4 Mbps. The reason for transmitting the frame header is that the parameters such as frame transmission priority, data scrambler initial value, payload transmission rate, destination address, source address, and so on are very important variables. Because it includes. In addition, since an error occurring in the process of transmitting and receiving these variables causes the entire frame to be abandoned, accurately restoring the header of the transmitted frame becomes an important factor that determines the performance of the system. Therefore, by calculating a separate CRC for the frame header and transmitting the calculated CRC to the header, the receiving terminal can perform the correct restoration of the header.
그런데, 프레임 헤더의 CRC 계산 과정을 비트 단위의 직렬 처리로 하게 되면, 빠른 데이터 전송속도를 보장하기 위해 동작 주파수를 높여야 되고, 이는 시스템의 전력을 많이 소비하는 원인이 된다. 그러므로, 병렬 CRC 계산을 수행하여 동일한 전송속도를 보장하면서 동작 주파수를 낮추는 것은 시스템 효율을 높이는 중요한 요인이다.However, when the CRC calculation process of the frame header is serialized in bits, the operating frequency must be increased to ensure a fast data transfer rate, which causes a lot of power consumption of the system. Therefore, lowering the operating frequency while performing the parallel CRC calculation to guarantee the same transmission rate is an important factor to increase the system efficiency.
따라서, 본 발명은 프레임 헤더의 오류 검출을 위한 일련의 과정을 병렬 처리함으로써, 프레임 전송 속도 지연을 최소화하여 데이터 전송률을 높일 수 있는 전화선 모뎀에서의 프레임 헤더 오류 검출장치를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide an apparatus for detecting a frame header error in a telephone line modem which can increase the data rate by minimizing the frame rate delay by parallel processing a series of processes for error detection of the frame header.
도1은 종래의 순환 중복 검사(CRC)에서 병렬 CRC 오류 검출을 수행하는 장치의 기능 블록도.1 is a functional block diagram of an apparatus for performing parallel CRC error detection in a conventional cyclic redundancy check (CRC).
도2a는 본 발명에 따른 전화선 모뎀의 프레임 헤더 오류 검출 장치의 기능 블록도.Fig. 2A is a functional block diagram of an apparatus for detecting frame header error of a telephone line modem according to the present invention.
도2b는 본 발명에 따른 전화선 모뎀의 프레임 헤더 오류 검출 장치에서 HCS 제어부의 상세 기능 블록도.Figure 2b is a detailed functional block diagram of the HCS control unit in the frame header error detection apparatus of the telephone line modem according to the present invention.
도2c는 본 발명에 따른 전화선 모뎀의 프레임 헤더 오류 검출 장치에서 HCS 송신 계산부의 상세 기능 블록도.Fig. 2C is a detailed functional block diagram of an HCS transmission calculator in the frame header error detection apparatus of the telephone line modem according to the present invention.
도2d는 본 발명에 따른 전화선 모뎀의 프레임 헤더 오류 검출 장치의 HCS 송신 계산부에서 8비트 병렬 HCS 계산을 수행하는 과정의 예시도.Figure 2d is an illustration of a process of performing 8-bit parallel HCS calculation in the HCS transmission calculation unit of the frame header error detection apparatus of the telephone line modem according to the present invention.
도2e는 본 발명에 따른 전화선 모뎀의 프레임 헤더 오류 검출 장치에서 8비트 병렬 HCS 계산을 수행하는데 기본이 되는 직렬 HCS 계산수단의 예시도.Fig. 2E is an illustration of serial HCS calculation means based on performing 8-bit parallel HCS calculation in a frame header error detection apparatus of a telephone line modem according to the present invention.
도2f는 본 발명에 따른 전화선 모뎀의 프레임 헤더 오류 검출 장치에서 HCS 곱셈부의 상세 기능 블록도.2F is a detailed functional block diagram of an HCS multiplier in a frame header error detection apparatus of a telephone line modem according to the present invention;
*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
100 : HCS 제어부100: HCS control unit
200 : HCS 송신 계산부200: HCS transmission calculation unit
300 : HCS 곱셈부300: HCS multiplier
상기 목적을 달성하기 위한 본 발명은, 헤더검사순번(HCS) 활성 신호가 인가 되었을 때 헤더검사순번(HCS) 계산을 수행하기 위한 제어 신호를 발생하고, HCS 계산 과정에서 요구되는 곱셈을 수행하기 위한 제어 신호를 발생하는 HCS 제어수단; 상기 HCS 제어수단의 제어에 의해 송신 입력 데이터로부터 HCS 계산을 수행하여HCS를 출력하는 HCS 송신 계산수단; 및 상기 HCS 제어수단의 제어를 받아 곱셈을 수행하는 HCS 곱셈수단을 포함하되, 상기 HCS 송신 계산수단은 상기 송신 입력 데이터로부터 순환중복검사(CRC)를 계산하여 그 결과를 상기 HCS 곱셈수단으로 제공하고, 상기 HCS 곱셈수단은 상기 HCS 송신 계산수단으로부터 제공된 상기 CRC 값에 특정 데이터 H(x)를 곱하여 상기 HCS 제어수단의 제어를 받아 상기 HCS 송신 계산수단으로 제공하고, 상기 HCS 송신 계산수단은 상기 HCS 곱셈수단으로부터 제공된 출력으로 CRC 계산을 수행하여 HCS 값을 출력하는 것을 특징으로 한다.The present invention for achieving the above object, to generate a control signal for performing the header check sequence (HCS) calculation when the header check sequence (HCS) active signal is applied, and to perform the multiplication required in the HCS calculation process HCS control means for generating a control signal; HCS transmission calculation means for performing HCS calculation from transmission input data under the control of the HCS control means and outputting the HCS; And HCS multiplication means for performing multiplication under the control of the HCS control means, wherein the HCS transmission calculation means calculates a cyclic redundancy check (CRC) from the transmission input data and provides the result to the HCS multiplication means. The HCS multiplication means multiplies the CRC value provided by the HCS transmission calculation means with a specific data H (x) to provide the HCS transmission calculation means under the control of the HCS control means, and the HCS transmission calculation means is the HCS. A CRC calculation is performed on the output provided from the multiplication means, and the HCS value is output.
본 발명에 따른 프레임 헤더 오류 검출 장치는, 헤더검사순번(HCS) 활성 신호가 활성되어 있는 동안 송신 프레임 헤더를 전송 순서대로 배치하여 8비트 단위로 입력되는 데이터로부터 CRC계산을 수행한 후, CRC결과와 특정 데이터 H(x)를 곱한 결과를 얻어 CRC 계산을 재 수행하여 8비트 HCS를 생성한 후, 상기 얻어진 HCS를 송신 입력 데이터에 포함시킨다.The apparatus for detecting a frame header error according to the present invention performs CRC calculation from data input in 8-bit units by arranging transmission frame headers in transmission order while the header check sequence (HCS) activation signal is active, and then CRC result. The result of multiplying the specific data by H (x) is performed, and CRC calculation is performed again to generate an 8-bit HCS.
수학식1은 HCS 계산을 위해 사용되는 특정 데이터 H(x)이다.Equation 1 is specific data H (x) used for HCS calculation.
또한, 본 발명에서는 수신 데이터로부터 CRC계산을 수행한 후, 결과가 이진수 11000011이면 데이터를 오류 없이 정상적으로 수신했다고 판단한다.In addition, in the present invention, after performing the CRC calculation from the received data, if the result is binary 11000011, it is determined that the data was received normally without error.
즉, 수신 단말에서 수신 프레임으로부터 CRC를 수행하여, 그 결과가 특정 패턴R(x)과 일치하는지를 기준으로 오류 검출을 수행한다.That is, the receiving terminal performs the CRC from the received frame, and performs error detection based on whether the result matches the specific pattern R (x).
다음 수학식2는 수신 단말에서 수신 프레임 헤더의 오류 발생 유무를 판정하기 위해 사용되는 특정 패턴 R(x)이다.Equation 2 below is a specific pattern R (x) used to determine whether an error occurs in a reception frame header at a reception terminal.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도2a는 본 발명에 따른 프레임 헤더 오류 검출 장치의 기능 블록도를 나타낸다.2A is a functional block diagram of a frame header error detection apparatus according to the present invention.
HCS 활성 신호(10)가 활성 되면 HCS 생성 과정을 개시하고, HCS 제어부(100)로부터 HCS 송신 계산부(200)로 입력되는 HCS 송신 계산부 활성 신호(30)에 의해 HCS 송신 계산부(200)는 송신 프레임 헤더를 전송 순서대로 배치하여 8비트 단위로 입력되는 송신 입력 데이터(20)로 CRC계산을 수행하여 CRC 결과(80)를 HCS 곱셈부(300)로 전달한다. HCS 곱셈부(300)는 특정 데이터 H(x)를 CRC 결과(80)에 곱하여 HCS 제어부(100)로부터 발생된 카운터 인에이블 신호(50)가 활성될 때 내부 레지스터에 저장한 후, HCS 제어부(100)로부터 출력되는 카운터 신호(40) 값에 따라 선택적으로 HCS 송신 계산부(200)에 곱셈 결과를 8비트로 출력(70)한다. HCS 송신 계산부(200)는 HCS 곱셈부(300)로부터의 8비트 출력(70)으로 HCS 송신 계산부 활성 신호(30)가 활성되어 있는 동안 CRC계산을 수행하여 HCS 결과(80)를 출력한다. 또한, HCS 제어부(100)는 HCS 결과가 유효한 데이터임을 표시하기 위한 HCS 유효신호(60)를 HCS 계산이 끝나는 시점에서 활성시킨다.When the HCS activation signal 10 is activated, the HCS generation process is started, and the HCS transmission calculation unit 200 is generated by the HCS transmission calculation unit activation signal 30 input from the HCS control unit 100 to the HCS transmission calculation unit 200. In this example, CRC calculation is performed on transmission input data 20 inputted in 8-bit units by arranging transmission frame headers, and the CRC result 80 is transmitted to the HCS multiplier 300. The HCS multiplier 300 multiplies a specific data H (x) by the CRC result 80 and stores it in an internal register when the counter enable signal 50 generated from the HCS controller 100 is activated. The multiplication result 70 is selectively output to the HCS transmission calculation unit 200 in 8 bits according to the value of the counter signal 40 output from 100. The HCS transmission calculator 200 performs an CRC calculation while the HCS transmission calculator activation signal 30 is active as an 8-bit output 70 from the HCS multiplier 300 and outputs an HCS result 80. . In addition, the HCS controller 100 activates the HCS valid signal 60 to indicate that the HCS result is valid data at the end of the HCS calculation.
상기 HCS 생성 과정을 세부 도면을 참조하여 상세히 설명하기로 한다.The HCS generation process will be described in detail with reference to the accompanying drawings.
도2b는 본 발명에 따른 HCS 제어부(100)의 세부 도면으로써 동작은 다음과 같다.2B is a detailed view of the HCS control unit 100 according to the present invention.
HCS 활성 신호(10)가 활성 되어 HCS 제어부(100)로 입력되면, 에지 검출기(110)에 의해 HCS 활성 신호(10)의 하강 에지(50)를 검출하고, 검출된 하강 에지(50)는 카운터(120)의 카운터의 인에이블 신호로 입력한다.When the HCS activation signal 10 is activated and input to the HCS controller 100, the edge detector 110 detects the falling edge 50 of the HCS activation signal 10, and the detected falling edge 50 is countered. Input the enable signal of the counter of 120.
카운터(120)는 2비트 바이너리(binary) 카운터로써, 하강 에지(50)가 활성 되면 카운트를 개시한 후, 초기값( 002)이 되면 카운트를 종료한다. 이 카운터 출력(40)은 HCS 곱셈부(300)의 멀티플렉서 선택 신호로 사용한다.The counter 120 is a 2-bit binary counter. When the falling edge 50 is activated, the counter 120 starts counting, and when the initial value 002 is reached, the counter ends. This counter output 40 is used as a multiplexer selection signal of the HCS multiplier 300.
활성신호 발생기(140)는 카운터 값이 이진수 01, 10 이면 상기 HCS 송신 계산부(200)에서 HCS 계산을 수행할 수 있도록 HCS 송신 계산 인에이블 신호(30)를 활성 시키고, 이진수 00, 11 이면 비활성 시킨다.The active signal generator 140 activates the HCS transmission calculation enable signal 30 so that the HCS transmission calculation unit 200 can perform the HCS calculation when the counter value is binary 01, 10, and when the counter value is binary 00, 11, the inactive signal generator 140 is inactive. Let's do it.
유효 구간 표시기(130)는 HCS 계산 결과가 유효 데이터임을 표시하기 위한 것으로, 카운터(120) 값이 이진수 10 이면 HCS 유효신호(60)를 활성 시키고, 이진수 00, 01, 11 이면 이전 상태 값을 유지한다.The valid interval indicator 130 indicates that the HCS calculation result is valid data. If the counter 120 value is binary 10, the valid interval indicator 130 activates the HCS valid signal 60. If the binary value 00, 01, 11 is maintained, the previous state value is maintained. do.
도2c는 본 발명에 따른 HCS 송신 계산부(200)의 세부 도면으로써, 동작은 다음과 같다.Figure 2c is a detailed view of the HCS transmission calculation unit 200 according to the present invention, the operation is as follows.
HCS 활성 신호(10)가 활성 되면 멀티플렉서(210)의 입력 데이터 중에서 송신입력 데이터(20)를 선택하여 멀티플렉서 출력(201)으로 하고, 배타적논리합(XOR) 로직(logic)(220)에서 후술하는 생성 다항식 G(x)을 이용하여 병렬 CRC계산을 수행하고, 계산 결과인 출력(202)을 레지스터(230)에 전달한다. 상기 HCS 활성 신호(10)가 비활성 되고 상기 HCS 송신 계산 인에이블 신호(30)가 활성 되었을 때는 HCS 곱셈부(300)의 출력 데이터(70)를 선택하여 상기 멀티플렉서(210)의 출력(201)으로 하고, 배타적논리합(XOR) 로직(220)에서 후술하는 생성 다항식 G(x)을 이용하여 병렬 CRC계산을 수행하고, 계산 결과인 XOR logic 출력(202)을 레지스터(230)에 전달한다.When the HCS activation signal 10 is activated, the transmission input data 20 is selected from the input data of the multiplexer 210 to be the multiplexer output 201 and generated by the exclusive logic sum (XOR) logic 220 described later. Parallel CRC calculation is performed using the polynomial G (x), and the output 202, which is a result of the calculation, is transferred to the register 230. When the HCS activation signal 10 is inactive and the HCS transmission calculation enable signal 30 is activated, the output data 70 of the HCS multiplier 300 is selected and output to the output 201 of the multiplexer 210. A parallel CRC calculation is performed using the generated polynomial G (x) described later by the exclusive logic sum (XOR) logic 220, and the XOR logic output 202, which is a calculation result, is transferred to the register 230.
다음 수학식3은 병렬 CRC계산을 위해 사용되는 생성 다항식 G(x)이다.Equation 3 is a generation polynomial G (x) used for parallel CRC calculation.
상기 배타적논리합(XOR) 로직(220)에서 수행하는 병렬 CRC 계산 방법은 도2d의 방법을 따른다.The parallel CRC calculation method performed by the exclusive logic sum (XOR) logic 220 follows the method of FIG. 2D.
상기 레지스터(230)는 HCS 활성 신호(10)와 HCS 제어부(100)로부터의 HCS 송신 계산 인에이블 신호(30)를 논리합한 결과(203)가 활성 상태인 경우에, 배타적논리합(XOR) 로직(220)의 출력 데이터(202)를 저장하고, 저장된 결과를 레지스터 출력(80)으로 하여 HCS 곱셈부(300)에 전달한다. 상기, HCS 송신 계산 인에이블 신호(30)가 활성 된 후, CRC계산을 수행하여 생성된 상기 레지스터 출력(80)은 송신 프레임 헤더에 첨부되어 전송되는 HCS값이다.The register 230 is an exclusive logic sum (XOR) logic (XOR) when the result 203 of the OR of the HCS enable signal 10 and the HCS transmit calculation enable signal 30 from the HCS controller 100 is active. The output data 202 of 220 is stored, and the stored result is transmitted to the HCS multiplier 300 as the register output 80. After the HCS transmission calculation enable signal 30 is activated, the register output 80 generated by performing CRC calculation is an HCS value attached to a transmission frame header and transmitted.
상기 병렬 CRC 계산 방법을 도2d를 참조하여 상세히 설명하면 다음과 같다.The parallel CRC calculation method will be described in detail with reference to FIG. 2D.
도2d는 송신하고자 하는 데이터를 상기 생성 다항식 G(x)로 나누는 과정을 보여주는 것이다. 상기 생성 다항식 G(x)를 이용해 도2e와 같은 직렬 CRC 계산 회로를 구성하고, 송신하고자 하는 데이터를 비트 단위로 8번 입력시키면 1바이트를 입력시키는 결과와 동일하다. 따라서, 상기 배타적논리합(XOR) 로직(220)에 의해 출력되어 상기 레지스터(230)에 저장되는 결과(202)는 도 2d의 시프트(shift) 회수가 8일 때의 배타논리합 로직을 이용하면 된다.2d illustrates a process of dividing data to be transmitted by the generated polynomial G (x). Using the generated polynomial G (x), a serial CRC calculation circuit as shown in FIG. 2E is configured, and data to be transmitted is input eight times in units of bits, which is the same as the result of inputting one byte. Therefore, the result 202 outputted by the exclusive logic (XOR) logic 220 and stored in the register 230 may use the exclusive logic when the number of shifts in FIG. 2D is 8.
도2e는 직렬 CRC 계산 회로로, 상기 생성 다항식 G(x)를 논리 회로로 구성한 것으로써, 입력 데이터 M(x)를 비트 단위로 입력받아 플립플롭과 배타논리합에 의해 CRC를 계산한다.FIG. 2E is a serial CRC calculation circuit, in which the generated polynomial G (x) is configured as a logic circuit, and receives the input data M (x) in bit units to calculate a CRC by flip-flop and exclusive logic sum.
도2f는 본 발명에 따른 HCS 곱셈부(300)의 세부 도면으로써, 동작은 다음과 같다.Figure 2f is a detailed view of the HCS multiplier 300 according to the present invention, the operation is as follows.
곱셈기(320)는 상기 HCS 송신 계산부(200)의 레지스터 출력(80)과 레지스터1(310)에 저장되어 있는 상기 특정 데이터 H(x)를 입력(301)으로 하여 곱셈을 수행하고, 출력(302)을 레지스터2(330)에 전달한다.The multiplier 320 multiplies the register output 80 of the HCS transmission calculation unit 200 and the specific data H (x) stored in the register 1 310 as an input 301, and performs an output ( 302 is passed to register 2 (330).
상기 레지스터2(330)는 상기 하강 에지(50)가 활성 되면 상기 곱셈기(320)의 출력(302)을 저장하고, 상위 8비트(303)와 하위 8비트(304)로 나누어 멀티플렉서(340)에 전달한다.The register 2 330 stores the output 302 of the multiplier 320 when the falling edge 50 is activated, and divides the upper 8 bits 303 and the lower 8 bits 304 into the multiplexer 340. To pass.
상기 멀티플렉서(340)는 HCS 제어부(100)로부터의 카운터 출력(40)이 이진수 01 이면 상기 곱셈기(320) 출력(302)의 상위 8비트(303)를 출력(70)하고, 이진수10 이면 상기 곱셈기(320) 출력(302)의 하위 8비트(304)를 출력(70)하고, 그 외의 값이면 8비트 0(zero)를 출력(70)한다.The multiplexer 340 outputs 70 the upper 8 bits 303 of the multiplier 320 output 302 when the counter output 40 from the HCS controller 100 is binary 01, and the multiplier 10 when the binary output 10 is 10. (320) The lower 8 bits 304 of the output 302 are output 70, and 8 bits 0 (zero) are output if it is any other value.
이상과 같은 본 발명에 의하면, 송신 입력 데이터를 8비트 병렬 처리로 CRC를 계산하여 HCS를 생성함으로써, 낮은 동작 주파수에 대해서 고속의 데이터 처리를 수행하고, 이로 인한 전력 소비를 감소시킬 수 있을 뿐만 아니라, 기존의 CRC계산 방법과는 다른 본 발명의 HCS 생성과정은 Home PNA 기술의 프레임 헤더 오류 검출에 적합하게 이용될 수 있다.According to the present invention as described above, by calculating the CRC in the 8-bit parallel processing of the transmission input data to generate the HCS, it is possible to perform high-speed data processing for a low operating frequency, thereby reducing the power consumption In addition, the HCS generation process of the present invention, which is different from the conventional CRC calculation method, may be suitably used for frame header error detection of the Home PNA technology.
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