Claims (5)
ATM계층으로 부터 셀 데이타를 수신하는 ATM계층 정합부(1)와, 상기 ATM계층 정합부(1)로 부터 수신한 헤더 4옥텟 순환 잉여 검사(Cyclic Redundancy Check ;이하 ,CRC라 한다)코드를 계산하여 HEC(Header Error Control)코드를 생성하는 헤더 처리부(2)와, 상기 ATM계층 처리부(1)로부터의 출력을 입력으로 하여 전송특성을 향상시키기 위하여 전달되는 정보를 부호화하는 혼화부(3)와, 상기 헤더 처리부(2)에 의해 생성된 HEC 코드와 상기 혼화부(3)에 의해 부호화된 신호를 입력받아 HEC코드가 채워지고 혼화된 셀을 전송하기 위해 프레임을 구성하는 프레임 처리부(4)와, 상기 프레임 처리부(4)에 의해 프레임화한 신호를 전송매체에 따라 부호화하고 병렬 신호를 직렬 신호로 변환하여 선로에 프레임을 전송하는 선로 정합부(5)를 구비한 ATM 물리 계층 송신부에 적용되는 CRC코드 생성회로부는; 초기치를 모두 0으로 하기 위한 클리어 신호(CLR)를 클리어 단자로 입력받고 19.44Mbps의 클럭(CLK)을 클럭단으로 입력받아 1옥텟의 출력을 내는 데이타 저장수단(6)과, 1옥텟의 정보를 병렬로 전송하기 위한 라인 수단(A0 내지 A7)과, 상기 라인 수단 (A0 내지 A7)과 상기 데이타 저장수단(6)에 연결되어 상기 라인수단으로 부터 전송된 1옥텟의 정보를 일 입력단에 입력하고, 상기 데이타 저장수단(6)으로 부터의 1옥텟의 데이타를 타입력단으로 입력하여 상기 입력된1옥텟의 데이타와 상기 데이타 저장 수단(6)의 데이타를 이용하여 1옥텟씩 순차적으로 CRC생성 다항식에 의한 연산을 수행하기 위한 연산수단(37)과, 헤더의연시작 부분부터 4옥텟의 헤더 데이타가 CRC회로로 입력될 수 있도록 하기위한 CRC 제어 신호전소 전송 라인(CRCENA)과, 상기 연산 수단(37)과 CRC제어 신호 전송라인에 연결되어 CRC제어 신호에 따라 상기 연산 수단(37)의 출력을 소정의 주기동안 상기 데이타 저장수단(6)에 저장시키기 위한 제어 수단(38)과, 상기 데이타 저장수단(6)에 연결된 1옥텟 병렬 출력 라인(B0 내지 B7)을 구비하고 있는 것을 특징으로 하는 비동기 전달 모드(ATM) 셀 HEC코드 생성을 위한 병렬 CRC 코드 생성 회로.Compute the ATM layer matching unit 1 for receiving cell data from the ATM layer, and the header 4-octet cyclic redundancy check code (hereinafter referred to as CRC) received from the ATM layer matching unit 1. A header processor (2) for generating a HEC (Header Error Control) code, and a mixing unit (3) for encoding information to be transmitted to improve transmission characteristics by inputting the output from the ATM layer processor (1); A frame processing unit 4 configured to receive a HEC code generated by the header processing unit 2 and a signal encoded by the mixing unit 3 and form a frame for transmitting a HEC code-filled and mixed cell; And an ATM physical layer transmitter having a line matching unit 5 for encoding a signal framed by the frame processor 4 according to a transmission medium and converting a parallel signal into a serial signal to transmit a frame to the line. CRC code Circuitry; Data storage means 6 for inputting a clear signal (CLR) for clearing all initial values to a clear terminal, a clock signal (CLK) of 19.44 Mbps to a clock terminal, and outputting one octet, and one octet of information. Connected to the line means A0 to A7, the line means A0 to A7 and the data storage means 6 for parallel transmission, and inputs one octet of information transmitted from the line means to one input terminal. And inputting one octet of data from the data storage means 6 into a type-power stage, and sequentially using the input one octet of data and the data of the data storage means 6 in order to generate a CRC polynomial one by one octet. Arithmetic means 37 for performing an arithmetic operation, a CRC control signal transmission line CRCENA for inputting four octets of header data from the start of the header into the CRC circuit, and the arithmetic means 37 And CRC control A control means 38 connected to a call transmission line for storing the output of said computing means 37 in said data storage means 6 for a predetermined period in accordance with a CRC control signal; A parallel CRC code generation circuit for generating an asynchronous transfer mode (ATM) cell HEC code, characterized in that it has connected one octet parallel output lines B0 to B7.
제1항에 있어서, 상기 데이타 저장수단(6)은, 8비트 레지스터로 구성된 것을 특징으로 하는 비동기 전달 모드(ATM) 셀 HEC코드 생성을 위한 병렬 CRC 코드 생성 회로.2. A parallel CRC code generation circuit as claimed in claim 1, characterized in that said data storage means (6) consists of 8-bit registers.
제2항에 있어서, 상기 제어신호(CRCENA)는 입력되는 헤더 데이타의 4옥텟에 대해 하이 상태를 유지하는 것을 특징으로 하는 비동기 전달 모드(ATM) 셀 HEC코드 생성을 위한 병렬 CRC 코드 생성 회로.3. The parallel CRC code generation circuit of claim 2, wherein the control signal CRCENA maintains a high state for four octets of input header data.
제3항에 있어서, 상기 연산 수단(37)은 다수의 배타적 논리합 연산수단으로 구성된 것을 특징으로 하는 비동기 전달 모드(ATM) 셀 HEC코드 생성을 위한 병렬 CRC 코드 생성 회로.4. A parallel CRC code generation circuit as claimed in claim 3, characterized in that said computing means (37) consists of a plurality of exclusive OR calculation means.
제4항에 있어서, 상기 제어 수단(38)은 8개의 AND게이트를 구비하고 있는 것을 특징으로 하는 비동기 전달 모드(ATM) 셀 HEC코드 생성을 위한 병렬 CRC 코드 생성 회로.5. A circuit according to claim 4, characterized in that the control means (38) comprise eight AND gates.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.